检索结果-内蒙古大学图书馆

作者：巫朝发天津大学

学位级别：硕士

时间延迟积分(Time-Delay Integration,TDI)图像传感器是一类特殊的线阵传感器,它通过对移动物体的重复曝光和信号累加实现高性能图像。相对于普通线阵图像传感器,TDI型图像传感器以其高灵敏度,高信噪比等特点,在空间遥感、航空拍摄、... 详细信息

时间延迟积分(Time-Delay Integration,TDI)图像传感器是一类特殊的线阵传感器,它通过对移动物体的重复曝光和信号累加实现高性能图像。相对于普通线阵图像传感器,TDI型图像传感器以其高灵敏度,高信噪比等特点,在空间遥感、航空拍摄、机器视觉成像、文件扫描等领域具有重要的应用价值。本文针对128级TDI CMOS图像传感器进行了从电路级到系统级的veriloga建模与仿真验证,对数字域累加实现方案进行了读出电路设计。本文首先分析了TDI图像传感器的工作方式、信噪比提高原理以及保证图像不失真成像的全局同步曝光和滚筒式曝光方式。论述了TDI实现信号累加、信噪比提高的三种方案,包括模拟域积分电路累加、数字域累加和混合域累加。对构成图像传感器读出电路关键模块,包括像素单元、开关、电容、运算放大器、比较器等进行了细致的误差分析,采用模拟硬件描述veriloga语言对模拟域累加关键电路中像素阵列、累加器和单斜ADC进行了建模。对模拟域累加整体电路进行了行为级的仿真验证。本文对TDI CMOS图像传感器数字域累加实现方案中的关键电路进行了设计,包括像素源跟随器电路、双采样电路、可变增益放大器电路、Cyclic ADC电路。通过双采样电路消除像素复位噪声和固定模式噪声,可变增益放大器通过调节增益倍数使TDI可以工作在不同的曝光条件下,Cyclic ADC将像素模拟电压转换为数字量,通过数字电路实现信号累加和信噪比提高功能。本文设计的Cyclic ADC通过交换采样电容和负载电容实现ADC速度提高一倍,采用新颖的动态比较器结构实现低失调电压,将ADC中比较器采样时间提前消除比较器回踢噪声影响。本文对设计的电路进行了电路级前仿真和提取版图寄生参数的后仿真验证,整体电路达到60dB输出动态范围,ADC中比较器失调电压的蒙特卡罗仿真结果为60mV,最终读出电路整体芯片面积为0.09mm2(3mm×0.03mm),功耗为507uW。

关键词：时间延迟积分 CMOS图像传感器模拟域累加数字域累加 veriloga建模 Cyclic ADC

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应用于UHF RFID的Delta Sigma小数分频频率综合器的研究和设计

应用于UHF RFID的Delta Sigma小数分频频率综合器的研究和设计

引用

作者：张津海北京大学

学位级别：硕士

超高频射频识别技术(UHF RFID)，由于其具有读写距离远，传输速度快等优点，现已经广泛应用于图书馆管理，物流监控，门禁安全等领域。超高频射频识别技术的快速发展以及应用需求的激增，加速了射频识系统的研究和设计。所以，超高频射... 详细信息

超高频射频识别技术(UHF RFID)，由于其具有读写距离远，传输速度快等优点，现已经广泛应用于图书馆管理，物流监控，门禁安全等领域。超高频射频识别技术的快速发展以及应用需求的激增，加速了射频识系统的研究和设计。所以，超高频射频识别芯片的研究和设计具有重要的意义。\n 本文完成了应用于UHF RFID的Delta-Sigma小数分频频率综合器的研究和设计。本文设计的频率综合器的采用了锁相环结构间接模拟方式;小数分频采用了三阶级联噪声整形(MASH1-1-1)△∑调制器。\n 本文的工作和创新点主要集中在以下几个方面:\n 1.本文介绍了△∑小数分频频率综合器的组成模块和系统参数。本文详细介绍了鉴频鉴相器(PFD)，环路滤波器(LPF)，LC负阻压控振荡器(LC-VCO)，分频器(Divider)的功能和系统参数;本文对锁相环的系统参数给出了精准地计算;本文对△∑调制器的功能和实现给出了准确的信息。\n 2.本文对应用于UHF RFID的频率综合器完成了系统参数定义;结合欧洲的ETSI208-1和EPC-C1G2标准，以及的中国800-900MHz草案，确定了△∑小数分频频率综合器的参数应该为:\n (1)相位噪声的指标:-94dBc/Hz@125kHz，-114dBc/Hz@375kHz;\n (2)频率综合器的频率精度小于250kHz，确定为125kHz。\n (3)综合器的稳定时间应该小于2mS;\n (4)过冲应该小于5％。\n 3.本文完成了Delta-Sigma小数分频频率综合器的verilog和veriloga建模;其中包括了:PFD-CP和VCO veriloga模块，VCO自动调谐系统的、可编程分频器的、SDM的verilog模块。\n 4.本文在频率综合器的系统模型中创新地引入了各种非理想因素:\n (1)鉴频鉴相器模型加入了导通时间和输出电流的dismatch，以及噪声jitter;\n (2)压控振荡器模型加入了多频带频率自动调谐系统，多频率带非线性VCO系统以及jitter模块;\n (3)可编程的小数分频器系统中加入了SDM调制模块和jitter模块。\n 5.本文详细的介绍了VCO，CML结构模拟分频器的设计方法，给出具体的设计实例。\n 6.本文在PFD-CP和环路滤波器的设计中大胆的加入了可编程控制字，增加了系统的稳健性。\n 7.本文基于TSMC0.18um工艺完成了△∑小数分频频率综合器的设计和仿真。相位噪声为-100dBc/Hz@125kHz，-114dBc/Hz@375kHz，-121dBc/Hz@1MHz，稳定时间为1mS，功耗为4.5mW.\n 8.本文完成了综合器的测试。测试结果表明系统可以正常工作，但性能有所不足。

关键词：超高频射频识别 △∑小数分频频率综合器锁相环结构三阶级联噪声整形 veriloga建模

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一种高精度流水线ADC系统设计与建模方法

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国外电子测量技术 2024年第3期43卷 98-105页

作者：张华盛宋树祥蔡超波广西师范大学电子与信息工程学院/集成电路学院桂林541004 广西高校集成电路与微系统重点实验室桂林541004

针对传统模数转换器(analog to digital convertor,ADC)设计复杂度高、仿真迭代时间长的问题,提出了一种高精度ADC系统设计与建模方法。该方法以10 bit 50 MHz流水线ADC为例,首先选取分离采样架构,进行电路的s域变换理论分析;其次对电... 详细信息

针对传统模数转换器(analog to digital convertor,ADC)设计复杂度高、仿真迭代时间长的问题,提出了一种高精度ADC系统设计与建模方法。该方法以10 bit 50 MHz流水线ADC为例,首先选取分离采样架构,进行电路的s域变换理论分析;其次对电路中各种非理想噪声的表达式进行精确推导,根据系统中的运放功耗指标进行参数优化;最后分别在MATLAB和Cadence软件中建立模型,进行100点蒙特卡洛仿真。仿真结果表明,在TSMC 180 nm工艺失配下,该流水线ADC有效位数达到9.70 bit,无杂散动态范围维持在76 dB附近,微分非线性在0.3 LSB以内,积分非线性在0.5 LSB以内,核心功耗在8 mW,该分析方法在保证流水线ADC优异性能的同时,大幅提高了设计效率。

关键词：流水线ADC 电路s域分析功耗优化 MATLAB建模 veriloga建模

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一种自时钟全数字LDO的设计

引用

电子设计工程 2020年第9期28卷 22-26页

作者：栾鑫辛晓宁魏巍沈阳工业大学信息科学与工程学院辽宁沈阳110870

利用veriloga建模的方式实现了一种具有双向移位功能的自时钟数字LDO。该电路采用了粗糙和精细双环控制模块,其中利用双向移位寄存器产生自时钟;该模块与导通管部分的PMOS管阵列相结合,可以有效的减小输出电压的下溢或过冲,减少瞬态响... 详细信息

利用veriloga建模的方式实现了一种具有双向移位功能的自时钟数字LDO。该电路采用了粗糙和精细双环控制模块,其中利用双向移位寄存器产生自时钟;该模块与导通管部分的PMOS管阵列相结合,可以有效的减小输出电压的下溢或过冲,减少瞬态响应的时间。为了尽量减小输出电压的尖峰,利用电压阈值比较器和电压范围检测器,来确保双环的精确转换。介绍的数字LDO可以工作在0.8 V的低电源电压下,适用的负载电流可以大于260 mA,并且能够消除输出电容补偿的必要性。最后利用ADMS混仿平台,对建立的模型进行仿真验证。

关键词：数字LDO 自时钟双向移位 veriloga建模

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