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A Multiway Design-driven Partitioning Algorithm for distributed verilog simulation

simulation-TRANSACTIONS OF THE SOCIETY FOR MODELING AND simulation INTERNATIONAL 2009年第4期85卷 257-270页

作者： Li, Lijun Tropper, Carl McGill Univ Sch Comp Sci Montreal PQ Canada

Many partitioning algorithms have been proposed for distributed Very-large-scale integration (VLSI) simulation. Typically, they make use of a gate level netlist and attempt to achieve a minimal cutsize subject to a load balance constraint. The algorithm executes on a hypergraph which represents the netlist. We propose a design-driven iterative partitioning algorithm for verilog based on module instances instead of gates. We do this in order to take advantage of the design hierarchy information contained in the modules and their instances. A verilog instance represents one vertex in the circuit hypergraph. The vertex can be flattened into multiple vertices in the event that a load balance is not achieved by instance-based partitioning. In this case, the algorithm flattens the largest instance and moves gates between the partitions in order to improve the load balance. Our experiments show that this partitioning algorithm produces a smaller cutsize than is produced by hMetis on a gate-level netlist. It produces better speedup for the simulation because it takes advantage of the design hierarchy.

关键词： Parallel simulation VLSI distributed gate level verilog simulation partitioning algorithm load balance cutsize

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