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范例一：(K=图书馆学 OR K=情报学) AND A=范并思 AND Y=1982-2016
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89 篇 期刊文献
45 篇 学位论文
1 篇 会议

馆藏范围

135 篇 电子文献
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学科分类号

129 篇 工学
- 49 篇 电子科学与技术（可...
- 37 篇 计算机科学与技术...
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- 13 篇 机械工程
- 9 篇 控制科学与工程
- 7 篇 电气工程
- 5 篇 光学工程
- 3 篇 材料科学与工程（可...
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- 2 篇 生物医学工程（可授...
- 1 篇 测绘科学与技术
- 1 篇 生物工程
- 1 篇 公安技术
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- 2 篇 系统科学
- 1 篇 化学
3 篇 教育学
- 3 篇 教育学
2 篇 军事学
- 2 篇 军队指挥学
2 篇 管理学
- 1 篇 管理科学与工程(可...
- 1 篇 工商管理
2 篇 艺术学
- 1 篇 美术学
- 1 篇 设计学（可授艺术学...
1 篇 文学
1 篇 医学
- 1 篇 公共卫生与预防医...

主题

135 篇 verilog硬件描述语...
27 篇 现场可编程门阵列
25 篇 fpga
8 篇 仿真
5 篇 电子设计自动化
4 篇 专用集成电路
4 篇 i2c总线
3 篇 matlab
3 篇 模块设计
3 篇 复杂可编程逻辑器...
3 篇 同步数字体系
3 篇 无线通信
3 篇 集成电路设计
3 篇 wcdma
3 篇 eda工具
2 篇 viterbi译码
2 篇 同步数字交叉连接...
2 篇 cmos
2 篇 弹光调制
2 篇 中值滤波

机构

5 篇 华中科技大学
5 篇 山东大学
4 篇 同济大学
4 篇 电子科技大学
4 篇 北京航空航天大学
3 篇 西南大学
3 篇 大连理工大学
3 篇 上海交通大学
3 篇 浙江工业大学
3 篇 浙江大学
3 篇 青岛科技大学
2 篇 湖南大学
2 篇 北京交通大学
2 篇 国防科学技术大学
2 篇 东南大学
2 篇 复旦大学
2 篇 天津大学
2 篇 中北大学
2 篇 哈尔滨理工大学
2 篇 中国科学院微电子...

作者

3 篇 万国春
2 篇 陈岚
2 篇 潘仲英
2 篇 chen lan
2 篇 方卓红
2 篇 shen xiao-yan
2 篇 林萍实
2 篇 何云斌
2 篇 顾一
2 篇 李建华
2 篇 甘国妹
2 篇 王耀利
2 篇 沈筱彦
2 篇 陈景
2 篇 zhao qian
2 篇 陈杰
2 篇 曲英杰
2 篇 li jian-hua
2 篇 宋国新
2 篇 张瑞

语言

135 篇 中文

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详细简洁

排序：

16位高性能CPU的Cache设计

16位高性能CPU的Cache设计

引用

作者：温泉中国地质大学（北京）

学位级别：硕士

随着微电子、半导体制造及计算机技术的发展，中央处理单元与主存储器的性能在不断的提升，而主存储器速度的提升落后于中央处理单元处理速度的提高，这一差距的不断增大影响了微处理器整体性能。高速缓冲存储器(Cache)技术是为了解决... 详细信息

随着微电子、半导体制造及计算机技术的发展，中央处理单元与主存储器的性能在不断的提升，而主存储器速度的提升落后于中央处理单元处理速度的提高，这一差距的不断增大影响了微处理器整体性能。高速缓冲存储器(Cache)技术是为了解决这一速度匹配问题而采用的一项关键技术，本文基于此进行Cache研究。课题设计的指令Cache系统是基于大唐微电子技术有限公司自主研发的16位高性能CPU内核DMT251，设计实现了指令Cache系统来优化DMT251内核的性能。该内核采用三级流水线结构，指令集功能强大，主要处理16位指令，可兼容处理8位、24位、32位指令，适用于各种智能卡应用。与处理定长指令CPU的Cache不同，DMT251可处理非定长指令，因而在Cache设计中导致了边界问题，这是本课题的设计难点与关键技术。论文首先回顾了Cache技术的发展历程，综述了Cache技术研究现状，总结了Cache技术的重要变革和关键创新，详尽介绍了Cache原理，同时说明了研究使用的IC设计方法与流程。本文使用4KB指令Cache容量、选择直接映射方式完成地址映射，完成了指令Cache的结构划分、工作流程设计、地址映射流程及Cache状态机等设计。课题采用自顶向下的IC设计方法，使用verilog硬件描述语言编写完成指令Cache功能的RTL级代码。使用从flash直接取指令的方式解决非定长指令导致的边界问题。本文对设计实现的指令Cache在模块级和系统级进行了仿真验证，从仿真波形中表明了指令Cache系统达到了设计的功能要求。论文还从理论性能计算和仿真验证对比分析了Cache、Ibuf和从flash直接取指令三种方式的表现，结果表明指令Cache在CPU长时间运行程序时对系统性能有明显的改善，设计的指令Cache达到了课题的预期目的。

关键词： Cache 16位CPU 直接映射非定长指令 verilog硬件描述语言

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基于FPGA的高速IIR数字滤波器设计与实现

基于FPGA的高速IIR数字滤波器设计与实现

引用

作者：罗海电子科技大学

学位级别：硕士

数字滤波器是现代数字信号处理系统的重要组成部分之一。IIR数字滤波器又是其中非常重要的一类虑波器,因其可以较低的阶次获得较高的频率选择特性而得到广泛应用。木文研究了IIR数字滤波器的常用设计方法,在分析各种IIR实现结构的基础上... 详细信息

数字滤波器是现代数字信号处理系统的重要组成部分之一。IIR数字滤波器又是其中非常重要的一类虑波器,因其可以较低的阶次获得较高的频率选择特性而得到广泛应用。木文研究了IIR数字滤波器的常用设计方法,在分析各种IIR实现结构的基础上,利用MATLAB针对并联型结构的IIR数字滤波器做了多方面的仿真,从理论分析和仿真情况确定了所要设计的IIR数字滤波器的实现结构以及中间数据精度。然后基于FPGA的结构特点,研究了IIR数字滤波器的FPGA设计与实现,提出应用流水线技术和并行处理技术相结合的方式来提高IIR数字滤波器处理速度的方法,同时又从IIR数字滤波器的结构特性出发,提出利用IIR数字滤波器的分解技术来改善IIR滤波器的设计。在IIR实现方面,本文采用verilog HDL语言编写了相应的硬件实现程序,将内置SignalTap II逻辑分析器的IIR设计下载到FPGA芯片,并利用Altera公司的SignalTap II逻辑分析仪进行了定性测试,同时利用HP频谱仪进行定性与定量的观测,仿真与实验测试结果表明设计方法正确有效。

关键词：数字滤波器无限长单位冲激响应现场可编程门阵列 MATLAB verilog硬件描述语言

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基于串行相消译码算法的Polar码译码器设计及FPGA实现

基于串行相消译码算法的Polar码译码器设计及FPGA实现

引用

作者：杨超西南大学

学位级别：硕士

在数字通信系统中,信息在传输的时候会受到很多因素的干扰,从而导致信息失真。为了减少信息在传输过程中的错误率,需要研究相关技术手段来应对此类问题。纠错编码已经发展多年,有很多专业学者提出了多种不同的编码理论,其中不乏很多性... 详细信息

在数字通信系统中,信息在传输的时候会受到很多因素的干扰,从而导致信息失真。为了减少信息在传输过程中的错误率,需要研究相关技术手段来应对此类问题。纠错编码已经发展多年,有很多专业学者提出了多种不同的编码理论,其中不乏很多性能良好的编译码方案,但一直没有实现在香农理论中可达到信道容量的编码方案。直到Polar码的出现改变了这一现状,Polar码是目前唯一能够证明在理想条件下达到香农极限的信道编码,Polar码随着码长的不断增长,误帧率会成指数型衰减,提高了译码性能。Polar码是由土耳其教授***提出的一种新进编码技术,它具备了像历代信道编码那样特定的编译码结构,同时也采用了信道极化的方式来建立编译码的理论基础。目前,Polar码已经在各个行业和领域投入使用,华为也在第87次（3rd Generation Partnership Project,3GPP）会议的5G短码方案中战胜对手,将Polar码确定为5G控制信道增强移动宽带（Enhanced Mobile Broadband,eMBB）场景的最终方案。本文以5G标准中的Polar码作为研究对象,首先对Polar码的发展趋势和研究现状进行了简要的介绍,并对多种不同信道进行了信道可靠性分析,然后对Polar码的编码进行了研究,学习了Polar码的编码过程并给出了编码实例加以说明。在译码部分,本文重点研究了Polar码连续相消（Successive Cancellation,,SC）译码算法、串行抵消列表（Successive Cancellation List,SCL）译码算法、添加了循环冗余校验码（Cyclic Redundancy Check,CRC）、置信传播（Belief Propagation,BP）等译码算法,使用MATLAB软件进行性能仿真,并通过仿真结果分析了码长和码率对译码的影响。随后也将Polar的SC、SCL算法与LDPC码的和积译码算法（Sum-Product Algorithm,SPA）算法进行了性能比较。在误码率（Bit Error Rate,BER）BER=10-4、码长N=256时,相比于LDPC码的SPA译码算法,列表数为8的SCL译码算法的性能增益为0.1dB。同时,Polar码和LDPC码的性能都远远超出了卷积码的性能。在误帧率（Packet Error Rate,PER）PER=10-3时,LDPC码的SPA译码算法与列表数为4的SCL译码算法拥有几乎相同（相差不超过0.1dB）的PER性能。在码长N=512、BER=10-4条件下,列表数为L=2的SCL译码算法具有和SPA译码算法近似（相差不超过0.1dB）的误码性能。另外,在相同的BER(BER=10-4)条件下,相比于SPA译码算法,列表数为L=4的SCL译码算法的性能增益为0.25dB。在PER=10-3级别条件下,相比于LDPC码的SPA译码算法,列表数为2的SCL译码算法的性能增益为0.3dB。本文在讨论了Polar码的各种译码算法并进行了性能仿真后,选择了适合FPGA硬件实现的SC译码算法,设计了译码器硬件结构和译码器内部的各个子模块,总结了SC译码器硬件结构的设计过程,并对各个子模块进行详细介绍,包括两个译码节点的设计、PE计算模块、LLR判决模块。最后,在EDA工具QuartusⅡ软件中使用verilog硬件描述语言（Hardware Description Language,HDL）对译码器各个功能模块进行编程实现。

关键词： Polar码无线通信 SC算法信道可靠性 verilog硬件描述语言

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基于CycloneII系列FPGA的图像实时采集与预处理系统研究

基于CycloneII系列FPGA的图像实时采集与预处理系统研究

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作者：赵釜重庆大学

学位级别：硕士

图像采集处理系统是用设备来捕获客观世界的图像和特征,其主要是完成图像信号的采集、处理、存储等功能。图像采集处理系统在当今工业、军事、医学等领域都有着极其广泛的应用。基于现场可编程门阵列FPGA(Field Programmable Gate Array... 详细信息

图像采集处理系统是用设备来捕获客观世界的图像和特征,其主要是完成图像信号的采集、处理、存储等功能。图像采集处理系统在当今工业、军事、医学等领域都有着极其广泛的应用。基于现场可编程门阵列FPGA(Field Programmable Gate Array)的图像处理系统正得到人们日益广泛的重视与研究。FPGA是当今运用极为广泛的可编程逻辑器件,具有很强的动态配置灵活性,能在设计上实现硬件并行和流水线技术,具有处理速度快、处理系统通用性与可移植性强的明显优势,非常适合视频图像的实时处理。国内目前正陆续开展基于FPGA的图像处理系统的研究,但在硬件平台的设计、逻辑与输入输出接口资源的搭配以及处理算法的优化等问题上,与国外还有较大差距。在这样的背景下,首先本论文采用高性能CycloneII系列的FPGA芯片作为图像处理系统的核心,配合MICRON公司的数字CMOS图像传感器和PSC公司的SDRAM存储芯片来构建图像采集处理系统;然后在总体设计的基础上,通过研究系统接口控制、资源分配技术与算法处理模块,搭建了基于FPGA的图像采集处理系统,实现对视频图像的实时采集、存储、预处理与显示。本文详细分析了系统中不同功能模块的工作原理、数据通信特点以及设计要求。在此基础上,结合FPGA的流水线技术和并行处理的编程思想,在QuartusII 8.0可编程逻辑器件开发平台上,本文采用verilog硬件描述语言具体设计并实现了:图像采集模块、色彩复原模块、图像存储控制模块(SDRAM控制器)以及VGA显示控制模块。然后采用QuartusII 8.0自带的嵌入式逻辑分析仪并结合示波器来观测和分析了设计结果,通过反复的调校,最终达到了系统设计要求。在图像预处理算法上,着重分析了采用中值滤波来进行图像降噪的基本原理和算法特征,结合实时处理速度和节省系统资源的要求,选取了一种改进型的快速中值滤波算法,并在FPGA平台上进行了硬件实现与结果测试。最后利用QuartusII自带的功率分析工具(Power play early estimation)分析了整个系统的功耗情况,给出了降低功耗的一些途径。同时分析了整个系统的资源消耗情况,结果表明本系统只消耗了很小一部分硬件资源,这为后续的图像处理提供了条件。

关键词： FPGA 图像采集与预处理系统中值滤波 verilog硬件描述语言

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GPON系统ONUMAC层的研究及FPGA设计

GPON系统ONUMAC层的研究及FPGA设计

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作者：郑杭波浙江工业大学

学位级别：硕士

接入网为用户进入城域网和骨干网提供了桥梁，被称为信息传送通道的“最后一公里”。近年来，随着新业务需求的迅速出现，接入网技术开始受到广泛的关注。在有线接入技术领域，GPON无源光网络采用通用成帧协议对Ethernet、TDM、ATM等多... 详细信息

接入网为用户进入城域网和骨干网提供了桥梁，被称为信息传送通道的“最后一公里”。近年来，随着新业务需求的迅速出现，接入网技术开始受到广泛的关注。在有线接入技术领域，GPON无源光网络采用通用成帧协议对Ethernet、TDM、ATM等多种业务进行封装映射，具有高带宽、高速、高效传输、接入灵活等众多特点，已被大多数运营商视为实现接入网业务的宽带化、综合化改造的理想技术。本文首先介绍了PON的发展史并比较了目前几种主流PON技术，指出GPON的技术优势和发展前景。其次，介绍了ITU-T G.984规范的GPON相关协议，分析了GPON系统的组成、协议分层结构、帧结构、工作原理和关键技术。在此基础上还介绍GPON承载的业务。最后主要针对GPON用户终端进行设计。并在对用户终端模型分析的基础上，采用分层设计的思想，提出了以FPGA为MAC层处理核心，对各功能模块进行原理图设计及仿真，完成整体方案的设计及仿真。最后整体级联仿真，并下载到开发平台验证。本论文做了从相关协议介绍，到设计分析，接着在Quartus II等软件环境下验证正确性，最后下载到实际开发平台验证结果，工作逐级深入，基本上完成要求。MAC层为GPON系统的核心层，基于通用成帧协议的TC层可封装多种业务，论文研究了TC层协议和TC层帧结构，针对成帧子层提出了模块化设计方案。在Quartus II环境下，以Arria GX EP1AGX60DF780C6为目标器件，通过硬件描述语言verilog HDL语言，完成了成帧子层的FPGA实现和整体仿真。文章的最后，对本文的工作进行了总结。

关键词：吉比特无源光网络 MAC层模块设计 verilog硬件描述语言 Quartus II ModelSim Arria GX

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OFDM技术在中压电力线通信中的应用及其FPGA实现

OFDM技术在中压电力线通信中的应用及其FPGA实现

引用

作者：刘亚男北京交通大学

学位级别：硕士

论文讨论了中压电力线载波通信(MV-PLC)的现状和应用前景，介绍了其技术特点和所面临的问题。针对当前中压电力线载波芯片的开发状况，提出了基于OFDM(正交频分复用)技术的中压电力线载波通信的技术优势和其Modem芯片开发的重要性。针... 详细信息

论文讨论了中压电力线载波通信(MV-PLC)的现状和应用前景，介绍了其技术特点和所面临的问题。针对当前中压电力线载波芯片的开发状况，提出了基于OFDM(正交频分复用)技术的中压电力线载波通信的技术优势和其Modem芯片开发的重要性。针对国内中压电网的结构，根据现有的研究成果，分析了中压电力线信道的传输特性，包括阻抗特性，噪声特性和衰减特性。阐述了OFDM的基本原理、优缺点和其中的关键技术，分析了OFDM系统组成模型及参数选取原则。针对中压电力线信道噪声特点，提出了基于OFDM的中压电力线载波Modem芯片的FPGA(现场可编程门阵列)实现方案，并建立了系统MATLAB定点仿真模型。通过分析定点仿真结果，给出了该OFDM系统的设计参数，并详细介绍了系统中部分模块(主要包括IFFT／FFT模块、数字上变频模块和同步模块)的FPGA实现结构(用verilog硬件描述语言设计)，并对这些模块进行了功能验证。最后，搭建仿真平台，对整个系统进行了前端EDA仿真验证。利用低压电力线环境，对所设计的系统进行了FPGA板级的调试，并对测试的结果进行了分析。验证了系统的FPGA设计，并提出了MV-PLC OFDM系统中存在一些问题及系统需要改进之处。

关键词：中压电力线通信正交频分复用现场可编程门阵列 verilog硬件描述语言

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RFID读写器芯片设计与验证

RFID读写器芯片设计与验证

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作者：吕锋湖南大学

学位级别：硕士

射频识别技术(RFID)是一种通过电磁耦合方式工作的无线识别技术,它通过射频信号识别目标对象并进行双向通讯。整个RFID技术系统包括读写器、电子标签和天线,其中读写器的作用至关重要,它既要与电子标签进行双向通讯,还要向计算机传递相... 详细信息

射频识别技术(RFID)是一种通过电磁耦合方式工作的无线识别技术,它通过射频信号识别目标对象并进行双向通讯。整个RFID技术系统包括读写器、电子标签和天线,其中读写器的作用至关重要,它既要与电子标签进行双向通讯,还要向计算机传递相关信息。目前RFID行业中读写器的研究与智能卡的发展同样重要,并且与人们的生活息息相关。本论文设计一种基于ISO14443协议的RFID智能卡读写器处理芯片,该芯片支持ISO14443标准中所规定的Type A协议和Type B协议,以适应在不同场合、环境下的需要。设计采用自顶向下的数字系统设计方法,对读写器芯片各个模块逐层细化,采用verilog HDL语言完成总线接口、FIFO、主控模块、寄存器组、发送接收、中断处理等模块的设计,并通过ModelSim进行代码级仿真,之后在FPGA器件上进行物理验证通过。本论文首先对ISO14443协议进行分析与介绍,接着阐述RFID读写器芯片系统设计,之后重点讲述读写器芯片模块设计,最后介绍读写器芯片的FPGA测试验证。论文在读写器处理芯片的基础上加入嵌入式的CPU核DW8051做为处理核心,实现一个完整的RFID读写器系统。系统软件设计工作主要是基于标准的MFRC531读写器芯片驱动软件开发包上进行设计,完成读写器芯片与CPU之间的接口设置和控制处理,实现读写器对M1卡、CPU卡等的读写功能。本设计通过软硬件相结合的调试,在自主搭建的RFID读写器测试平台上实现了预期功能。

关键词：射频识别技术读写器芯片读写器测试 verilog硬件描述语言

来源：评论

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基于反向重算和线性估算的低存储容量Turbo码译码器结构设计及FPGA实现

基于反向重算和线性估算的低存储容量Turbo码译码器结构设计及FPG...

引用

作者：曾洁西南大学

学位级别：硕士

Turbo码由于其优异的纠错能力,在无线通信系统中引起了广泛的关注,成为信道编码技术研究的重点内容。目前,Turbo码已经在卫星通信、深海通信、军事通信与工业物联网中得到广泛应用,并且已被第四代移动通信系统所采用。在采用Turbo码的... 详细信息

Turbo码由于其优异的纠错能力,在无线通信系统中引起了广泛的关注,成为信道编码技术研究的重点内容。目前,Turbo码已经在卫星通信、深海通信、军事通信与工业物联网中得到广泛应用,并且已被第四代移动通信系统所采用。在采用Turbo码的无线通信应用中,译码器被认为是信号接收终端功耗的主要瓶颈。在译码器的硬件实现时,由于译码算法自身特殊的属性,译码器有一半以上的功耗主要用于对状态度量缓存(State Metric Cache,SMC)的访问。因此,为满足高性能低功耗无线通信的要求,设计一种降低SMC容量的低功耗Turbo码译码器成为重要的研究内容。本文以LTE-Advanced标准中的Turbo码作为研究对象,首先对Turbo码的编译码原理进行了简要的介绍,对最大后验概率(Maximum A Posteriori,MAP)算法和它的改进算法做了详细的推导和复杂度分析;并通过仿真分析了不同的译码算法对Turbo码译码性能的影响,为接下来译码算法的选择提供了理论基础。接着,研究了基于反向重算的Turbo码译码器结构设计方案。反向译码方案是在雅可比函数进行修正的基础上,通过在传统的Turbo码译码器结构中插入一个反向重算模块,来减少对前向状态度量的存储,从而降低对SMC容量的使用。结果表明,该译码器结构设计使得SMC容量相对于传统的译码器结构降低了50%。然后,受到反向重算设计思想的启发,为了进一步降低SMC容量,本文提出一种对前向状态度量进行线性估算的Turbo码译码器结构设计方案。该方案通过对前向状态度量进行分段线性处理代替对所有状态度量的存储,使得SMC容量降低了55%。在上述的两种Turbo码译码器结构设计中,虽然都通过减少对SMC容量的使用达到降低译码器功耗的目的,但是SMC容量均有进一步降低的空间,并且基于线性估算方案的译码器结构设计,由于对状态度量进行过度压缩处理,使得译码性能变差。因此,本文结合变换法和反向计算的设计思路,提出了一种对状态度量进行线性估算和反向重算的设计方案。在传统的译码器结构中插入增量计算模块和线性估算模块,用于对一半的前向状态度量进行线性处理后存储;而插入的反向重算模块是通过线性恢复后的前向状态度量完成另一半前向状态度量的反向重算。本文所提出的译码器结构方案使得SMC容量的使用降低了65%,误码率(Bit Error Rate,BER)和误包率(Packet Error Rate,PER)性能与对数域最大后验概率(Maximum A Posterior Probability Algorithm in Logarithmic Domain,Log-MAP)算法基本接近。论文在深入探讨译码器结构设计与性能分析的基础上,最后在QuartusⅡ软件中使用verilog硬件描述语言(Hardware Description Language,HDL)对译码器各个功能模块进行编程实现,采用PowerPlay Early Power Estimator进行功耗测试,并分析了整个译码器结构的资源使用情况和功耗。较传统的译码器结构相比,该译码器结构的总的内存量下降了35.62%;并且在25MHz、50MHz、75MHz、100MHz、125MHz频率下,动态的存储容量功耗均下降50%左右,而总功耗分别降低了4.97%、8.78%、11.93%、14.18%、14.65%。结果表明,该译码器结构的功耗得到了有效的降低。

关键词： Turbo码无线通信 Log-MAP算法状态度量缓存低存储容量译码器结构 verilog硬件描述语言

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基于FPGA的PROFIBUS-DP从站通信控制芯片的设计

基于FPGA的PROFIBUS-DP从站通信控制芯片的设计

引用

作者：俞跃东北大学

学位级别：硕士

PROFIBUS是一种国际化、开放式、不依赖于设备生产厂商的现场总线标准,PROFIBUS-DP作为PROFIBUS的一个分支,以其成熟性、实时性、可靠性和稳定性,在全球范围内的工业自动化领域获得了最为广泛的应用。因此研究和开发具有自主知识产权的P... 详细信息

PROFIBUS是一种国际化、开放式、不依赖于设备生产厂商的现场总线标准,PROFIBUS-DP作为PROFIBUS的一个分支,以其成熟性、实时性、可靠性和稳定性,在全球范围内的工业自动化领域获得了最为广泛的应用。因此研究和开发具有自主知识产权的PROFIBUS-DP通信芯片,对打破国外技术垄断具有重要的意义,该项技术有着广阔的应用前景。本文以中国科学院沈阳自动化研究所"PROFIBUS-DP智能从站开发”项目为研究背景,深入研究了PROFIBUS-DP的通用协议规范,分析了PROFIBUS-DP系统组成,给出了PROFIBUS-DP规范的协议架构。提出了一种新型的采用FPGA器件来实现PROFIBUS-DP从站通信控制器功能的技术解决方案。依据协议专用ASIC的体系结构,构造了基于FPGA器件的PROFIBUS-DP从站控制器的通信模型。设计了PROFIBUS-DP从站控制芯片的模块结构,给出了如何通过硬件描述语言verilog来实现从站通信控制器各个功能模块逻辑功能的方案,将分析得到的参数及其相互关系用硬件描述语言进行编程,进行了仿真实验,给出了所设计模块的仿真结果,验证了模块设计的正确性。将下载了程序的FPGA器件与外部微控制器连接起来,通过DP通信端口连入到PROFIBUS-DP,总线测试环境中进行了一致性测试,通过了实际系统级验证。最终实现了一个具有自主知识产权的PROFIBUS-DP从站通信控制器IP功能核,搭建了一个完整的PROFIBUS-DP从站。为国内自主开发设计具有PROFIBUS-DP通信功能的ASIC芯片做了尝试性的研究,为某些特殊领域的应用提供了备选方案。

关键词： PROFIBUS-DP总线从站通信控制芯片 verilog硬件描述语言 FPGA 系统级验证

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GPON系统ONU MAC层下行链路的研究与设计

GPON系统ONU MAC层下行链路的研究与设计

引用

作者：陈红贵浙江工业大学

学位级别：硕士

接入网是连接用户网与城域网/骨干网的桥梁。随着社会信息化进程的加快,接入网已成为制约网络向宽带化发展的瓶颈。为了满足用户的需求,接入网的新技术不断涌现。目前接入网技术主要有xDSL、混合接入、光纤接入、无线接入等。在有线接... 详细信息

接入网是连接用户网与城域网/骨干网的桥梁。随着社会信息化进程的加快,接入网已成为制约网络向宽带化发展的瓶颈。为了满足用户的需求,接入网的新技术不断涌现。目前接入网技术主要有xDSL、混合接入、光纤接入、无线接入等。在有线接入领域,由于光纤技术带宽高、衰减少等优势,光纤接入逐渐成为接入网的主流技术。无源光网络(PON)是最受关注的光纤接入技术。PON经历了APON、EPON和GPON的发展历程,GPON通过为用户提供吉比特的带宽,高效的IP、TDM承载模式,将成为FTTP/FTTH(光纤到户)领域中更为完善的解决方案。随着GPON技术的不断成熟和进步,相信GPON技术将会是未来宽带光接入网络的发展方向。 GPON的技术特征主要体现在介质访问控制层(MAC层),很多GPON的关键技术如信道复用、动态带宽分配、加解密、测距等都是在介质访问控制层实现的,研究和设计GPON系统光网络单元(ONU)MAC层的下行链路对GPON技术的研究具有重要意义。本文首先介绍了光接入网技术,包括三种主要的无源光网络APON、EPON和GPON,以及GPON技术的发展现状;其次从GPON的定义出发,阐明了GPON的标准、系统结构、分层结构和关键技术;然后重点介绍了GPON的传输汇聚层,包括系统协议栈、传输汇聚层的关键功能、子层结构和功能以及GTC帧结构;根据传输汇聚层的分析提出了ONU的MAC层整体设计结构图,并介绍了各个模块的功能;在详细分析下行链路的每个模块的基础上,用verilog硬件描述语言在QuartusⅡ软件中对每个模块进行仿真设计,并给出了仿真结果图;最后对所做的研究工作进行了总结,指出了今后还需继续进行的研究工作,并对GPON技术的发展前景进行了展望。

关键词：千兆比特无源光网络光网络单元 MAC层模块设计 verilog硬件描述语言

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