检索结果-内蒙古大学图书馆

红外与激光工程 2009年第6期38卷 1014-1019页

作者：朱江波侯春宁刘霄郑曦邵宇丰黄德修迟楠复旦大学通信科学与工程系专用集成电路与系统国家重点实验室上海200433

提出了一种应用于光纤载太赫兹通信系统(ToF)中双级级联单边带(DSSB)调制的新方案。该方案首先抑制载波双边带调制产生太赫兹波;然后选择载波抑制双边带中的一个边带进行一级单边带数据调制,在数据调制过程中再次采用基带单边带调制技术... 详细信息

提出了一种应用于光纤载太赫兹通信系统(ToF)中双级级联单边带(DSSB)调制的新方案。该方案首先抑制载波双边带调制产生太赫兹波;然后选择载波抑制双边带中的一个边带进行一级单边带数据调制,在数据调制过程中再次采用基带单边带调制技术,由此产生双级级联单边带调制。另外,为了实现系统的优化,对系统中的一些关键参数进行了调整及性能测试,例如:上下边带的衰减比、复用器的带宽、滤波器的带宽等。最后,在系统性能最佳的状态下进行分析,结果显示:对0.1THz中频载波、数据速率为5Gbit/s的光载太赫兹信号进行80km光纤传输,无色散补偿的误码率(BER)仅为1×10-11数量级、接收机灵敏度为-28.8dBm。

关键词：光通信载波抑制双级级联单边带光纤载太赫兹

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一种改进的用于FPGA的快速数字锁相环电路设计

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复旦学报（自然科学版） 2009年第4期48卷 470-476页

作者：谭聪卜海祥唐璞山复旦大学专用集成电路与系统国家重点实验室上海201203

设计了一种可以用于FPGA的数字锁相环的集成电路结构．传统的快速逼近设计方法因仅采用单层次的设计架构，会面临延迟单元数目与精度的矛盾，从而需要消耗大量的逻辑资源及面积．新设计创新性地采用多层次延迟链的结构，分粗、细、微调... 详细信息

设计了一种可以用于FPGA的数字锁相环的集成电路结构．传统的快速逼近设计方法因仅采用单层次的设计架构，会面临延迟单元数目与精度的矛盾，从而需要消耗大量的逻辑资源及面积．新设计创新性地采用多层次延迟链的结构，分粗、细、微调3级逐次进行延迟补偿．近似于采用多位数（这里相当于3位八进制）代替单一位数来代表延迟大小，与传统的单层次数字锁相环技术相比大大地减少了延迟链数目及设计面积，仅相当于同样工艺和设计要求下传统数字锁相环技术延迟单元数目的1／10，及面积的1／2．该结构可实现20-200MHz频率范围并且设计精度可达到100ps．

关键词：现场可编程门阵列延迟锁相环相位锁定环延迟链

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基于CML估计的改进型IR-UWB同步算法及其低复杂度VLSI实现

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小型微型计算机系统 2009年第6期30卷 1225-1230页

作者：麦浪曾晓洋复旦大学专用集成电路与系统国家重点实验室上海201203

提出一种基于条件最大似然(Conditional Maximum Likelihood,CML)估计的改进型IR-UWB同步算法.算法改进包含两项优化方案:帧级噪声抑制(Frame-level Noise Suppression,FNS)和噪声模板互相关估计(Noise Template Cross-correla-tion Estimation,NTCE).与原CML算法相比较,改进算法增强了模板构造与参数估计环节中的噪声抑制处理,数学分析及仿真实验结果表明优化方案实现了预期的均方误差和误比特率的减小以及同步捕获概率的提升.本文还针对提出的改进型算法设计了相应的低复杂度电路结构,并在最后给出VLSI的实现结果.

关键词：超宽带同步 CML NT

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一种新的快速FPGA布局算法

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复旦学报（自然科学版） 2009年第4期48卷 431-437页

作者：徐嘉伟来金梅童家榕复旦大学专用集成电路与系统国家重点实验室上海201203

在模拟退火算法的基础上,提出了一种快速FPGA布局算法.该算法先用解析模型快速确定所有宏模块及单个逻辑模块的"理想"位置,然后通过局部扩散消除模块之间的重叠,得到一个较好的初始布局方案,最后再用低温的模拟退火进一步优化... 详细信息

在模拟退火算法的基础上,提出了一种快速FPGA布局算法.该算法先用解析模型快速确定所有宏模块及单个逻辑模块的"理想"位置,然后通过局部扩散消除模块之间的重叠,得到一个较好的初始布局方案,最后再用低温的模拟退火进一步优化,确定各模块的最终位置.实验数据表明,以目前在学术界普遍采用的平方线网总长度为目标函数,与经典的VPR算法相比,新算法大大降低了布局所耗费的时间,而不影响最终布局方案的质量.

关键词：快速布局二次规划法局部扩散模拟退火

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AES算法的并发错误检测方法及其VLSI实现

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计算机研究与发展 2009年第4期46卷 593-601页

作者：赵佳韩军曾晓洋韩林复旦大学专用集成电路与系统国家重点实验室上海201203

提出了一种AES算法的抗差分差错分析的并发错误检测方法——二维奇偶校验方法.与原有的一维奇偶校验方法相比,该方法提供了更为优化的奇偶校验位设置,更重要的是能够同时检测水平和垂直方向上的奇数个错误,在保持了对单个错误的100%的... 详细信息

提出了一种AES算法的抗差分差错分析的并发错误检测方法——二维奇偶校验方法.与原有的一维奇偶校验方法相比,该方法提供了更为优化的奇偶校验位设置,更重要的是能够同时检测水平和垂直方向上的奇数个错误,在保持了对单个错误的100%的覆盖率的同时,将对多个错误的覆盖率大大提升.由于水平和垂直校验位计算模块可以复用,因此与原有的一维奇偶校验方法相比,该方法增加的硬件开销很小,对硬件实现的关键路径和吞吐率都没有影响,是一种理想的低成本高效率的抗差分差错分析的并发错误检测方法.

关键词：差分差错分析二维奇偶校验并发错误检测高级加密标准高覆盖率低成本

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宽带ADC低抖动时钟驱动电路的分析与设计

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复旦学报（自然科学版） 2009年第4期48卷 499-505页

作者：程龙罗磊任俊彦复旦大学专用集成电路与系统国家重点实验室上海201203

提出采用小信号模型对时钟驱动电路中由热噪声引起的时钟抖动进行分析,并提出采用多级准无穷负载差分放大器结构以有效地实现低抖动.通过Cadence Spectre RF的瞬态噪声仿真,可以得到时钟抖动值,在输入频率变化时将仿真结果与手工推导的... 详细信息

提出采用小信号模型对时钟驱动电路中由热噪声引起的时钟抖动进行分析,并提出采用多级准无穷负载差分放大器结构以有效地实现低抖动.通过Cadence Spectre RF的瞬态噪声仿真,可以得到时钟抖动值,在输入频率变化时将仿真结果与手工推导的结果相比较,推导的公式能较好地预测时钟驱动电路的时钟抖动.设计的时钟驱动电路达到了输入频率100 MHz、幅度为480 mV下时钟抖动仅为193 fs,可以应用于高性能模数转换器.

关键词：时钟驱动电路低抖动模数转换器信噪比时钟缓冲器时钟放大器

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一种高速14/16双模相位开关预分频器

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复旦学报（自然科学版） 2009年第4期48卷 493-498页

作者：周叶沈维伦黄煜梅洪志良复旦大学专用集成电路与系统国家重点实验室上海201203

分析了无线通信领域频率综合器的关键模块高速预分频器（prescaler）的设计方法，并根据电路要求设计了一个适用于WLAN802．11a／b／g标准的14／16双模相位开关预分频器．该电路采用SMIC0．18μmCMOS工艺实现，总芯片面积470μm×42... 详细信息

分析了无线通信领域频率综合器的关键模块高速预分频器（prescaler）的设计方法，并根据电路要求设计了一个适用于WLAN802．11a／b／g标准的14／16双模相位开关预分频器．该电路采用SMIC0．18μmCMOS工艺实现，总芯片面积470μm×420μm．测试结果表明在1．8V电源电压下它的正常分频范围高达1．46～6GHz．当输入频率为6GHz时，电路在14和16两种分频模式下相位噪声分别为-117．70dBc／Hz@10kHz和～118．36dBc／Hz@10kHz．

关键词：双模相位开关预分频器频率综合器锁相环无线局域网

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一种专用指令集安全处理器的架构设计与实现

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小型微型计算机系统 2009年第4期30卷 746-751页

作者：韩林韩军曾晓洋陆荣华赵佳复旦大学专用集成电路与系统国家重点实验室上海201203

提出一种专用指令集安全处理器的架构设计和VLSI实现方法,取得了高效的密码运算能力及良好的硬件结构和指令集可扩展性.通过分析对称密码算法和散列算法特点,本文基于低成本RISC结构,提出并行查找表与特殊算术逻辑单元相结合的架构设计... 详细信息

提出一种专用指令集安全处理器的架构设计和VLSI实现方法,取得了高效的密码运算能力及良好的硬件结构和指令集可扩展性.通过分析对称密码算法和散列算法特点,本文基于低成本RISC结构,提出并行查找表与特殊算术逻辑单元相结合的架构设计方法,并以包含密码学专用指令的指令集与其对应,使密码算法程序代码密度紧凑、执行效率高.本设计可执行SMS4、AES、SHA-1等算法,并提出一种安全存储方法,提高安全处理器系统的抗攻击能力.

关键词：安全处理器 SMS4 AES SHA-1 并行查找表特殊算术逻辑单元

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实现FPGA高效动态可重配置的触发器电路

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复旦学报（自然科学版） 2009年第4期48卷 511-516页

作者：卢海舟来金梅童家榕复旦大学专用集成电路与系统国家重点实验室上海201203

设计了一种在现场可编程逻辑阵列(FPGA)内可供配置的触发器电路结构.主要特点是:不需要浪费FPGA内组合逻辑的资源,就可以独立配置出56种全部常用类型的D触发器电路或锁存器电路;以FPGA在配置简单时序电路时增加50%面积的代价降低了配置... 详细信息

设计了一种在现场可编程逻辑阵列(FPGA)内可供配置的触发器电路结构.主要特点是:不需要浪费FPGA内组合逻辑的资源,就可以独立配置出56种全部常用类型的D触发器电路或锁存器电路;以FPGA在配置简单时序电路时增加50%面积的代价降低了配置为复杂时序电路时70%的延时和90%的面积.同时针对Xilinx Virtex系列FPGA动态重配置速度较慢的缺点,在触发器电路中加入了抓捕与写回电路;提出了通过硬件电路来实现重配置状态保存和写回的方法.与Xilinx Virtex器件完全用软件实现的方法相比,加快了FPGA动态重配置电路的速度.

关键词：现场可编程逻辑阵列触发器锁存器动态可重配置抓捕与写回电路

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MB-OFDM超宽带系统中模拟前端非理想因素的估计与补偿

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通信学报 2009年第10期30卷 1-7页

作者：刘亮周军叶凡任俊彦复旦大学专用集成电路与系统国家重点实验室微纳电子科技创新平台上海200433

解决模拟前端非理想因素:载波频率偏差、采样频率偏差以及I/Q失配对多带-正交频分复用超宽带系统的影响。提出时域载波频偏和I/Q失配估计和补偿方案。该方案包括一种能有效对抗大范围I/Q失配的数据辅助载波频偏估计算法,一种时域I/Q失... 详细信息

解决模拟前端非理想因素:载波频率偏差、采样频率偏差以及I/Q失配对多带-正交频分复用超宽带系统的影响。提出时域载波频偏和I/Q失配估计和补偿方案。该方案包括一种能有效对抗大范围I/Q失配的数据辅助载波频偏估计算法,一种时域I/Q失配估计算法和一种2步式载波频偏、I/Q失配补偿算法。在频域,利用超宽带数据帧头的时域扩展特性进行残余载波频偏和采样频偏估计。仿真结果表明,即使存在较大非理想因素的情况下,提出的估计与补偿方案仍然能提供较好的系统误码性能。

关键词：载波频偏采样频偏 I/Q失配超宽带

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