检索结果-内蒙古大学图书馆

作者：何军陈子钰姜军尹飞蒋生健李媛范好好 201210 上海市浦东新区张江高科技园区毕升路399号

本发明涉及一种SM3密码杂凑算法的加速方法及指令集处理器，其中，加速方法基于SM3扩展指令集，采用并行流水线和指令级并行技术加速执行SM3密码杂凑算法；所述SM3扩展指令集采用RISC架构，包括SM3消息字扩展指令和SM3工作变量字迭代更... 详细信息

标准号: CN115525342A

本发明涉及一种SM3密码杂凑算法的加速方法及指令集处理器，其中，加速方法基于SM3扩展指令集，采用并行流水线和指令级并行技术加速执行SM3密码杂凑算法；所述SM3扩展指令集采用RISC架构，包括SM3消息字扩展指令和SM3工作变量字迭代更新指令，所述SM3消息字扩展指令采用多消息字并行扩展算法以加速SM3消息扩展函数，所述SM3工作变量字迭代更新指令采用多轮迭代融合算法以加速SM3迭代压缩函数。所述指令集处理器支持SM3消息字扩展指令和SM3工作变量字迭代更新指令流水执行，延迟分别为1拍和5拍。本发明可以显著地提高处理器执行SM3密码杂凑算法的速度。

关键词：扩展指令消息字迭代更新工作变量杂凑算法指令集处理器迭代指令并行流水线处理器执行指令级并行融合算法消息扩展指令流水多轮算法延迟并行压缩

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基于国产处理器直连接口的设计与验证

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计算机与数字工程 2019年第11期47卷 2700-2704,2737页

作者：王锦涵李研班冬松陶涛上海高性能集成电路设计中心

片间直连技术是服务器芯片设计领域的重要组成部分。论文以某品牌国产处理器为平台,借鉴PCIe的体系结构,提出了一种针对适合该品牌国产处理器的片间直连接口模块。与此同时,为了保证设计的正确性,论文还使用UVM验证方法学对直连接口模块... 详细信息

片间直连技术是服务器芯片设计领域的重要组成部分。论文以某品牌国产处理器为平台,借鉴PCIe的体系结构,提出了一种针对适合该品牌国产处理器的片间直连接口模块。与此同时,为了保证设计的正确性,论文还使用UVM验证方法学对直连接口模块的Mac层的逻辑进行了验证。实验结果表明,论文提出的直连接口模块能够在该品牌国产处理器上正确运行,并能够适应该处理器的各种工作场景,符合设计要求。

关键词：片间直连 PCIe协议 UVM验证方法学

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一种基于网表的超大规模芯片信息分析方法

一种基于网表的超大规模芯片信息分析方法

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作者：胡向东马彦张新王飙 200120 上海市浦东新区张江高科园区毕升路399号

本发明涉及一种基于网表的超大规模芯片信息分析方法，包括以下步骤：读入设计的完整网表，并根据该完整网表构建内部网表数据结构；指定所述内部网表数据结构任意一层作为顶层，自该顶层向下遍历并提取每一层次的信息，直到最底层晶体... 详细信息

标准号: CN110619168B

本发明涉及一种基于网表的超大规模芯片信息分析方法，包括以下步骤：读入设计的完整网表，并根据该完整网表构建内部网表数据结构；指定所述内部网表数据结构任意一层作为顶层，自该顶层向下遍历并提取每一层次的信息，直到最底层晶体管；从提取出的信息中获取晶体管信息，并进行分类汇总。本发明可以快速准确的完成网表内容分析与信息统计。

关键词：网表数据结构内部网晶体管顶层内容分析芯片信息信息统计最底层遍历读入构建分类分析

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一种AES密钥扩展算法的加速方法及指令集处理器

一种AES密钥扩展算法的加速方法及指令集处理器

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作者：陈子钰何军杨剑新蒋生健颜世云班冬松 201210 上海市浦东新区张江高科技园区毕升路399号

本发明涉及一种AES密钥扩展算法的加速方法及指令集处理器，其中加速方法基于VAESKEYE扩展指令集，通过流水执行所述VAESKEYE扩展指令集中的指令实现多个无关的AES密钥扩展算法的并行加速；所述VAESKEYE扩展指令集采用RISC架构，用于根... 详细信息

标准号: CN115694789A

本发明涉及一种AES密钥扩展算法的加速方法及指令集处理器，其中加速方法基于VAESKEYE扩展指令集，通过流水执行所述VAESKEYE扩展指令集中的指令实现多个无关的AES密钥扩展算法的并行加速；所述VAESKEYE扩展指令集采用RISC架构，用于根据源操作数执行AES密钥扩展算法中的任意一个AES密钥扩展字的生成；所述VAESKEYE扩展指令集采用多个AES密钥扩展字并行生成算法，所述多个AES密钥扩展字并行生成算法是指以8组无关的AES密钥扩展算法中密钥字或密钥扩展字和AES密钥扩展轮序号为输入，并行分别完成8个独立的AES密钥扩展字生成的算法。本发明极大地提高执行AES密钥扩展算法的速度。

关键词：算法扩展指令并行生成算法指令集处理器密钥扩展源操作数指令实现扩展轮密钥字流水

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浮点与整数资源区别分配的SMT处理器取指策略

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计算机工程 2017年第4期34卷 46-51页

作者：蒋生健胡向东杨剑新国家高性能集成电路(上海)设计中心上海201204

在同时多线程处理器中,各线程对于浮点和整数资源需求不同,合理分配线程的共享资源是提升处理器整体性能的重要因素。为此,提出一种浮点与整数资源区别分配的取指策略,合理分配各个线程对于浮点和整数资源的使用情况。实验结果表明,与IC... 详细信息

在同时多线程处理器中,各线程对于浮点和整数资源需求不同,合理分配线程的共享资源是提升处理器整体性能的重要因素。为此,提出一种浮点与整数资源区别分配的取指策略,合理分配各个线程对于浮点和整数资源的使用情况。实验结果表明,与ICOUNT,STALL等策略相比,该策略在算术平均IPC和调和平均IPC方面均取得一定的性能提升,同时其在处理浮点和整数混合型程序时也具有优势。

关键词：同时多线程取指策略资源分配线程级并行浮点整数

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一种将可缓存空间存储指令拆分成独立微操作的装置

一种将可缓存空间存储指令拆分成独立微操作的装置

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作者：路冬冬何军张晓东张海龙 200120 上海市浦东新区张江高科园区毕升路399号

本发明涉及一种将可缓存空间存储指令拆分成独立微操作的装置，包括数据缓存和临时缓冲，所述数据缓存配置有一个读端口和一个读写端口；所述读端口与读端口仲裁器连接，所述读写端口与读写端口仲裁器连接；所述读端口仲裁器仲裁存储指... 详细信息

标准号: CN110688335B

本发明涉及一种将可缓存空间存储指令拆分成独立微操作的装置，包括数据缓存和临时缓冲，所述数据缓存配置有一个读端口和一个读写端口；所述读端口与读端口仲裁器连接，所述读写端口与读写端口仲裁器连接；所述读端口仲裁器仲裁存储指令的读请求和仿存流水线的其他读请求使用所述读端口时，使存储指令等待；所述读写端口仲裁器仲裁存储指令的写操作和访存流水线的其他请求或其装填响应使用所述读写端口时，使存储指令等待；所述临时缓冲存放存储指令读操作读到的数据以及修改操作修改后的数据。本发明能够提高端口的利用效率和访存指令的执行效率。

关键词：存储指令读写端口读端口仲裁器临时缓冲数据缓存读请求流水线仲裁操作修改访存指令缓存空间装填读操作微操作写操作响应配置

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一种片上网络信用饥饿控制装置

一种片上网络信用饥饿控制装置

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作者：尹飞李媛颜世云班冬松孙方薇吴安权 200120 上海市浦东新区张江高科园区毕升路399号

本发明涉及一种片上网络信用饥饿控制装置，包括多个信用饥饿排序装置和一个信用饥饿传递装置；所述信用饥饿排序装置在片上网络中的每个节点上设置一个，所述信用饥饿传递装置用于将所有节点上的所述信用饥饿排序装置连接在一起；当片... 详细信息

标准号: CN114185841A

本发明涉及一种片上网络信用饥饿控制装置，包括多个信用饥饿排序装置和一个信用饥饿传递装置；所述信用饥饿排序装置在片上网络中的每个节点上设置一个，所述信用饥饿传递装置用于将所有节点上的所述信用饥饿排序装置连接在一起；当片上网络上的一个或多个源节点因没有信用而无法向同一个目标节点传送消息时，由所述信用饥饿排序装置将这些源节点近似按信用缺失的时间先后顺序进行排序并通过所述信用饥饿传递装置进行传递，使得优先级高的节点优先获得目标节点的信用。本发明彻底解决基于动态信用机制进行消息传输的片上网络中，源节点可能出现的因信用缺失而一直无法发送消息的饥饿问题。

关键词：饥饿信用排序装置片上网络传递装置源节点目标节点信用缺失传送消息发送消息控制装置消息传输信用机制近似排序传递

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一种微处理器锁机制的指令级校验方法

一种微处理器锁机制的指令级校验方法

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作者：胡向东喻文星李岱峰覃广桂胡云鹤 200120 上海市浦东新区张江高科园区毕升路399号

本发明涉及一种微处理器锁机制的指令级校验方法，包括以下步骤：在参考模型中对锁机制进行完整建模，得到锁机制模型；为所述参考模型的每个核心单独设置一套锁同步模块，所述锁同步模块用于保存与锁相关的数据；在测试平台中，为待测... 详细信息

标准号: CN110659172B

本发明涉及一种微处理器锁机制的指令级校验方法，包括以下步骤：在参考模型中对锁机制进行完整建模，得到锁机制模型；为所述参考模型的每个核心单独设置一套锁同步模块，所述锁同步模块用于保存与锁相关的数据；在测试平台中，为待测设计的每个核心设置一套锁监测状态机，所述锁监测状态机用于抓取可信的与锁相关的数据，并将所述可信的与锁相关的数据实时同步给所述参考模型中的锁同步模块；所述参考模型在运行包含锁测试的激励时，在自身锁机制模型和锁同步模块的共同作用下，得出每一条指令的执行结果，并将所述执行结果与所述待测设计的结果进行对比分析，完成校验。本发明能够提高验证速度和验证效果。

关键词：参考模型同步模块机制模型监测状态校验可信验证指令抓取微处理器测试平台单独设置对比分析实时同步完整建模对锁测试保存

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一种指令缓存装填过滤装置

一种指令缓存装填过滤装置

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作者：胡向东王国澎蒋生健尹飞 200120 上海市浦东新区张江高科园区毕升路399号

本发明涉及一种指令缓存装填过滤装置，包括由若干缓冲条目组成的装填过滤缓冲和一个序号队列，所述装填过滤缓冲采用全相联结构，其每个缓冲条目用于缓存查询缺失的请求和对应的缓存块数据，跟踪记录缓存块数据的处理状态，并根据缓存... 详细信息

标准号: CN110737475B

本发明涉及一种指令缓存装填过滤装置，包括由若干缓冲条目组成的装填过滤缓冲和一个序号队列，所述装填过滤缓冲采用全相联结构，其每个缓冲条目用于缓存查询缺失的请求和对应的缓存块数据，跟踪记录缓存块数据的处理状态，并根据缓存块数据状态进行过滤；所述序号队列作为一个全局排序结构体记录缓冲条目的使用次序，以辅助控制缓冲条目的分配，向下一级存储体发出请求，以及返回数据对指令缓存的装填。本发明能够提高指令Cache利用率，进而提升处理器性能。

关键词：缓冲条目装填缓存块过滤指令缓存缓冲队列处理器性能指令Cache 处理状态返回数据辅助控制跟踪记录过滤装置缓存查询排序结构数据状态一级存储分配记录全局

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一种读写控制电路和存储器

一种读写控制电路和存储器

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作者：方华黄金明吴亮 200120 上海市浦东新区张江高科园区毕升路399号

本发明涉及一种读写控制电路和存储器，其中，读写控制电路包括地址译码电路、读写使能控制电路、数据读写通路电路；所述地址译码电路采用全静态逻辑完成地址译码；所述读写使能控制电路采用全静态逻辑进行功能设计，由读使能信号和写... 详细信息

标准号: CN111081293B

本发明涉及一种读写控制电路和存储器，其中，读写控制电路包括地址译码电路、读写使能控制电路、数据读写通路电路；所述地址译码电路采用全静态逻辑完成地址译码；所述读写使能控制电路采用全静态逻辑进行功能设计，由读使能信号和写使能信号参与列译码，读使能信号生成灵敏放大器使能信号，读使能信号和写使能信号控制生成预充时钟；所述数据读写通路电路由静态逻辑实现写操作，由高可靠性电压锁存型电压灵敏放大器实现读操作。本发明能够在实现高性能的同时，大大降低时钟功耗，提高电路的稳定性，最终达到高可靠性的设计要求。

关键词：读使能信号静态逻辑地址译码电路读写控制电路灵敏放大器写使能信号高可靠性控制电路数据读写通路电路读写使能存储器地址译码功能设计使能信号读操作写操作功耗锁存译码预充电路

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