检索结果-内蒙古大学图书馆

软件学报 2022年第6期33卷 2189-2207页

作者：靳翠珍张倩颖马雨薇李希萌王国辉施智平关永首都师范大学信息工程学院北京100048 高可靠嵌入式系统北京市工程研究中心(首都师范大学) 北京100048 计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 电子系统可靠性技术北京市重点实验室(首都师范大学) 北京100048 电子系统可靠性与数理交叉学科国家国际科技合作示范型基地(首都师范大学) 北京100048

可信执行环境(trusted execution environment,TEE)基于硬件隔离机制,为安全敏感应用提供隔离的执行环境,保护敏感数据的安全性.内存隔离机制是TEE的关键机制之一,用于对安全内存和非安全内存进行隔离,并对安全内存实施访问控制,如果其... 详细信息

可信执行环境(trusted execution environment,TEE)基于硬件隔离机制,为安全敏感应用提供隔离的执行环境,保护敏感数据的安全性.内存隔离机制是TEE的关键机制之一,用于对安全内存和非安全内存进行隔离,并对安全内存实施访问控制,如果其安全性不能保证,可能造成存储在安全内存中的敏感数据泄露.为验证TEE内存隔离机制的安全性,针对基于ARM TrustZone技术构建的TEE,提出一种基于精化的可信执行环境内存隔离机制安全性验证方法.建立抽象模型和具体模型,并定义两种模型之间的精化关系,在证明精化关系成立和抽象模型满足信息流安全性的前提下,验证具体模型的信息流安全性.具体模型建模了TEE内存隔离机制的关键硬件和软件,包括TrustZone地址空间控制器、MMU和TrustZone monitor等,在定理证明器Isabelle/HOL中,验证了该模型满足无干扰、无泄露、无影响等信息流安全属性.

关键词： TEE 内存隔离机制形式化验证精化关系信息流安全性

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面向多位扫描单元的可诊断性设计方法

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郑州大学学报（理学版） 2021年第1期53卷 80-87页

作者：国欣祯井鹏飞叶靖黄正峰李晓维李华伟合肥工业大学电子科学与应用物理学院安徽合肥230601 中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 中国科学院大学人工智能学院北京100190 中国科学院大学北京100190

提出了面向多位扫描单元的扫描链重连可诊断性设计方法,在满足多位扫描单元约束与后端设计限制的情况下,利用启发式算法实现了扫描单元分配优化。在ISCAS′89基准电路的实验结果表明,采用所提方法对含有多位扫描单元的电路进行优化后,b1... 详细信息

提出了面向多位扫描单元的扫描链重连可诊断性设计方法,在满足多位扫描单元约束与后端设计限制的情况下,利用启发式算法实现了扫描单元分配优化。在ISCAS′89基准电路的实验结果表明,采用所提方法对含有多位扫描单元的电路进行优化后,b17电路SA-0和SA-1故障的平均诊断分辨率分别为优化前的12.59倍和13.37倍;s38417电路SA-0和SA-1故障的平均诊断分辨率分别为优化前的19.95倍和3.04倍。

关键词：多位扫描单元故障诊断敏感单元

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编译器中激进蝴蝶优化方法的研究与实现

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计算机工程与科学 2021年第6期43卷 962-968页

作者：朱广林吕方赖庆宽陈华英何先波中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 西华师范大学计算机学院四川南充637009 中国民用航空飞行学院四川广汉618307

编译优化技术的目的是挖掘程序中的优化空间,提高程序编译或运行效率,无效代码删除优化是被广泛使用的编译优化技术之一,它旨在删除程序中不可达的代码,以提升程序的执行效率。许多应用程序的执行路径往往与运行时的输入参数值相关,并... 详细信息

编译优化技术的目的是挖掘程序中的优化空间,提高程序编译或运行效率,无效代码删除优化是被广泛使用的编译优化技术之一,它旨在删除程序中不可达的代码,以提升程序的执行效率。许多应用程序的执行路径往往与运行时的输入参数值相关,并且在一些分支路径上与运行时参数值相结合,可能存在无效代码,通过现有的无效代码删除优化,很难做出优化处理。为此,提出一种依赖数据流分析的激进蝴蝶优化方法,利用SSA中间表示,根据动态运行时的参数可能值,自动为程序生成代码形状类似蝴蝶(butterfly)的分支代码,使编译器在程序编译阶段为相关优化提供可行的优化依据。最后通过实验验证了该方法的有效性和可行性。

关键词：无效代码删除编译优化数据流分析激进蝴蝶优化 SSA中间表示

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云环境下网络感知的虚拟机分配问题的求解方法

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吉林大学学报（工学版） 2020年第4期50卷 1455-1464页

作者：吕帅徐玥张桐搏李广力池策吉林大学计算机科学与技术学院长春130012 中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 中国科学院大学北京100190 吉林大学软件学院长春130012

提出了一种云环境下网络感知的虚拟机分配问题的求解方法,该方法能求解带有任务优先级和强制任务的最大虚拟机分配问题等5类问题。该方法通过将虚拟机分配问题编码成对应的SAT类问题,并调用现有的SAT类求解器进行求解,可以更有效地解决... 详细信息

提出了一种云环境下网络感知的虚拟机分配问题的求解方法,该方法能求解带有任务优先级和强制任务的最大虚拟机分配问题等5类问题。该方法通过将虚拟机分配问题编码成对应的SAT类问题,并调用现有的SAT类求解器进行求解,可以更有效地解决较大规模的虚拟机分配问题。最后,通过实验验证了本文算法的合理性和有效性。通过与现有算法在以上5类问题中进行对比,表明了本文算法具有更高的求解效率和更大的求解规模。

关键词：计算机软件虚拟机分配云计算可满足性

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NDP-Ledger:面向区块链应用的通用高通量加速架构

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高技术通讯 2020年第11期30卷 1093-1103页

作者：安述倩李文明范志华吴海彬吴萌王达张浩唐志敏计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院大学北京100049

区块链技术由于去中心化及不可篡改等特性,广泛应用于数字货币、支付交易等领域,其算法对计算能力和存储访问能力有较高要求,导致传统冯诺依曼结构在面向区块链应用时能效比较低。3D堆叠存储器因可以缓解冯诺依曼结构的访存瓶颈,成为了... 详细信息

区块链技术由于去中心化及不可篡改等特性,广泛应用于数字货币、支付交易等领域,其算法对计算能力和存储访问能力有较高要求,导致传统冯诺依曼结构在面向区块链应用时能效比较低。3D堆叠存储器因可以缓解冯诺依曼结构的访存瓶颈,成为了热门研究方向之一。本文基于3D堆叠存储器技术及数据流执行模式,提出了一种面向区块链应用的高通量近数据处理(NDP)架构,NDP-Ledger。本文深入分析和论证了区块链应用的计算特征及3D堆叠存储技术在区块链应用中的适应性问题,并基于数据流执行模式设计了一种通用的高并发区块链加速体系结构,使区块链加速器在满足通用性的前提下提高处理性能。模拟评估结果表明,本文提出的区块链通用加速器结构,在典型区块链应用处理方面的性能优于主流的CPU和GPU。

关键词：区块链 3D堆叠存储近数据处理(NDP) 数据流通用加速器结构

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一种基于日志信息和CNN-text的软件系统异常检测方法

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计算机学报 2020年第2期43卷 366-380页

作者：梅御东陈旭孙毓忠牛逸翔肖立王海荣冯百明中国科学院计算技术研究所计算机体系结构国家重点实验室北京100080 中国科学院大学北京101400 北方民族大学计算机科学与工程学院银川750021 西北师范大学计算机科学与工程学院兰州730070

当前,数据挖掘作为一种高时效性、高真实性的分析方法,正在社会中扮演着越发重要的角色,其在大型数据中快速挖掘模式,发现规律的能力正逐步取代人工的作用.而在当前各个计算机领域大行其道的大型分布式系统(如Hadoop、Spark等)的日志中... 详细信息

当前,数据挖掘作为一种高时效性、高真实性的分析方法,正在社会中扮演着越发重要的角色,其在大型数据中快速挖掘模式,发现规律的能力正逐步取代人工的作用.而在当前各个计算机领域大行其道的大型分布式系统(如Hadoop、Spark等)的日志中,每天都产生着数以百万计的系统日志,这些日志的数据量之庞杂、关系之混乱,已大大影响了程序员对系统的人工监控效率,同时也提高了新程序员的培养成本.为解决以上问题,数据挖掘及系统分析两个领域相结合是一种必然的趋势,也因此,机器学习模型也越来越多地被业界提及用于做系统日志分析.然而大多数情况下,系统日志中,报告系统运行状态为“严重”的日志占少数,而这些少数信息才是程序员最需要关注的,然而大多数用于系统日志分析的机器学习模型都假设训练集的数据是均衡数据,因此这些模型在做系统日志预警时容易过度偏向大样本数据,以至于效果不够理想.本文将从深度学习角度出发,探究深度学习中的CNN-text(CT)在系统日志分析方面的应用能力,通过将CT与主流的系统日志分析机器学习模型SVM、决策树对比,探究CT相对于这些算法的优越性;将CT与CNN-RNN-text(CRT)进行对比,分析CT对特征的处理方式,证实CT在深度学习模型中处理系统日志类文本的优越性;最后将所有模型应用至两套不同的日志类文本数据中进行对比,证明CT的普适性.在CT同日志分析的主流机器学习模型对比的实验中,CT相较于最优模型的结果召回率提升了近15%;在CT同CRT模型对比的实验中,CT相较于更为先进的CRT,模型准确率高出约20%,召回率高出约80%、查准率高出约60%;在CT的普适性实验中,将各类模型融入到本文的实验数据集logstash和公开数据集WC85_1中,在准确率同其他表现较优的模型同为100%的情况下,CT的召回率高出其余召回率最高的模型(DT-Bi)近14%.从中可看出,相较于主流系统日志分析机器学习模型,如支持向量机、决策树、朴素贝叶斯等,CNN-text的局部特征提取能力及非线性拟合能力都有更为优异的表现;同时相较于同为深度学习CNN簇的CNN-RNN-text将大量权重投入到系统日志的序列特征中的特点,CNN-text则报以较少的关注,反而在序列不规则的系统日志中展现出比CNN-RNN-text更优秀的表现.最终证明了CNN-text是本文所提到的方法中最适合进行软件系统异常检测的方法.

关键词：系统日志分析系统异常预警不均衡数据机器学习深度学习 CNN-text

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面向存储网络的融合I/O模拟器设计与实现

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高技术通讯 2020年第10期30卷 983-997页

作者：魏征黎斐南邢晶霍志刚孙凝晖中国科学院大学北京100089 计算机体系结构国家重点实验室北京100089 中国科学院计算技术研究所北京100089

在现有计算机系统结构中,要实现跨节点的数据存储操作,数据需要先经过本地网卡、远程网卡、远程内存才能到达远程存储设备。这一过程通常还需要远程节点操作系统和应用软件的参与才能完成。随着硬件技术的发展,存储设备的访问延迟大幅... 详细信息

在现有计算机系统结构中,要实现跨节点的数据存储操作,数据需要先经过本地网卡、远程网卡、远程内存才能到达远程存储设备。这一过程通常还需要远程节点操作系统和应用软件的参与才能完成。随着硬件技术的发展,存储设备的访问延迟大幅下降。为了进一步降低节点数据传输延迟,充分发挥存储设备的性能优势,本文设计了面向网络与存储的融合I/O设备模型UIO,通过让多个功能模块共享存储设备中的内存和数据通路,以简化跨节点数据存储的传输通路优化。并加入辅助计算功能实现数据处理操作,通过与可编程硬件的结合,可以让用户定制辅助计算模块,提高UIO设备的处理效率,扩展应用场景。设计并实现了面向key-value存储系统的UIO设备模拟器,使用4 kB长度value的情况下,与传统数据通路对比,远程put延迟可以降低31%,远程get延迟减少20%。综合指令延迟和指令使用频率对整体操作延迟进行分析,UIO设备在目标场景中预期可以达到比传统数据通路更低的延迟。

关键词：设备融合模拟器 key-value存储可编程硬件

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基于标准DDR总线的内存扩展芯片的设计与实现

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高技术通讯 2020年第3期30卷 233-239页

作者：赵阳洋陈明宇金旭阮元张雪琳中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 中国科学院大学北京100049 鹏城实验室深圳518055

随着计算机领域进入大数据时代,数据的快速增长和以数据为中心的发展趋势给现有的计算机存储带来了机遇和挑战。传统的标准双倍速率(DDR)总线接口采用固定的时序,难以加入各种扩展功能,若引入新型内存器件,则存在时序兼容问题。为此基... 详细信息

随着计算机领域进入大数据时代,数据的快速增长和以数据为中心的发展趋势给现有的计算机存储带来了机遇和挑战。传统的标准双倍速率(DDR)总线接口采用固定的时序,难以加入各种扩展功能,若引入新型内存器件,则存在时序兼容问题。为此基于现有的DDR协议,本文设计实现了内存缓冲扩展芯片。该芯片与处理器端的物理连接采用标准DDR总线,消除了兼容性问题;并且在芯片逻辑设计中,增加对可变延迟访问和扩展访存指令的支持,为内存增加了智能性,可用于内存加速和内存扩展。本文详细介绍了该芯片采用的关键技术,经过中芯国际40nm工艺流片验证,该芯片逻辑功能正确,运行稳定。在DDR3-1066频率下,该芯片可满足标准DDR3内存读写时序,并在龙芯3A系列主板上顺利启动Linux内核。芯片性能评估结果表明,应用扩展的访存指令可实现访存加速。

关键词：内存缓冲内存加速内存扩展内存智能化近数据处理

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专用处理器芯片自动设计技术与应用

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中国科技成果 2022年第5期23卷 76-76,F0003页

作者：无王颖李晓维李华伟鄢贵海中国科学院计算技术研究所中科驭数(北京)科技有限公司中科物栖(北京)科技有限责任公司中国科学院计算技术研究所计算机体系结构国家重点实验室

集成电路芯片的敏捷开发与自动设计技术被认为是后摩尔时代降低芯片开发成本与设计周期的关键技术路径,也是未来集成电路的电子设计自动化(EDA)技术的重要发展方向.为了应对人工智能物联网(AIoT)时代海量端设备对于专用处理器芯片的碎... 详细信息

集成电路芯片的敏捷开发与自动设计技术被认为是后摩尔时代降低芯片开发成本与设计周期的关键技术路径,也是未来集成电路的电子设计自动化(EDA)技术的重要发展方向.为了应对人工智能物联网(AIoT)时代海量端设备对于专用处理器芯片的碎片化设计需求,变革现有专用处理器芯片设计方法,研究专用处理器芯片自动设计技术,对于降低处理器芯片的设计门槛与成本,打破国外EDA技术壁垒具有重要意义.

关键词：专用处理器处理器芯片敏捷开发自动设计集成电路芯片技术路径芯片开发碎片化设计

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电子设计自动化中的数字电路测试技术

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微纳电子与智能制造 2021年第2期3卷 28-35页

作者：李华伟李晓维中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 中国科学院大学北京100049

缺陷在超大规模集成电路制造过程中不可避免,需要采用集成电路测试技术确保芯片产品质量。对于数字集成电路芯片,必须在设计中添加辅助测试电路以获得满足质量要求的测试覆盖率。介绍了电子设计自动化中的数字电路测试技术及工具,阐述... 详细信息

缺陷在超大规模集成电路制造过程中不可避免,需要采用集成电路测试技术确保芯片产品质量。对于数字集成电路芯片,必须在设计中添加辅助测试电路以获得满足质量要求的测试覆盖率。介绍了电子设计自动化中的数字电路测试技术及工具,阐述了测试生成和可测试性设计的原理,最后展望了技术的发展趋势。

关键词：集成电路数字电路测试电子设计自动化芯片设计

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