检索结果-内蒙古大学图书馆

中国科学院大学学报（中英文） 2013年第6期30卷 813-818页

作者：袁竞杰张清毅马宜科宋风龙中国矿业大学(北京)机电与信息工程学院北京100083 中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190

移动视频编码应用对实时性要求越来越高,传统编码器中使用的串行运动估计算法难以满足实时编码要求.本文并行化移动编码中典型的运动估计算法———归一化部分失真搜索.采用比帧和宏块更小的候选块作为并行粒度,保持归一化部分失真快速... 详细信息

移动视频编码应用对实时性要求越来越高,传统编码器中使用的串行运动估计算法难以满足实时编码要求.本文并行化移动编码中典型的运动估计算法———归一化部分失真搜索.采用比帧和宏块更小的候选块作为并行粒度,保持归一化部分失真快速排除非最佳候选块优势,同时充分利用多核计算资源.4核CPU平台上实验结果表明,相比串行算法,该并行算法在计算量增加不超过1.2%的前提下,实现了3.88至3.96的加速比.

关键词：视频编码运动估计部分失真搜索并行计算

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面向多核处理器系统的Cache感知调度算法

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小型微型计算机系统 2013年第2期34卷 365-369页

作者：徐远超沈岩谭旭万虎张志敏首都师范大学信息工程学院北京100048 计算机体系结构国家重点实验室中国科学院计算技术研究所北京100190 中国科学院研究生院北京100039

Cache空间的不公平使用和争用直接影响系统的整体性能,现有Linux操作系统的默认调度算法不能感知程序的行为,包括访问cache的失效次数,不了解线程之间访存模式和频度上可能存在的差异,因而无法做出更加合理的调度.本文提出并在Linux环... 详细信息

Cache空间的不公平使用和争用直接影响系统的整体性能,现有Linux操作系统的默认调度算法不能感知程序的行为,包括访问cache的失效次数,不了解线程之间访存模式和频度上可能存在的差异,因而无法做出更加合理的调度.本文提出并在Linux环境下实现了一种Cache感知的调度算法CAS,通过监测每个任务每千条指令的共享cache失效次数,把cache失效次数相近的任务聚合到同一个核上,使得cache失效次数差异较大的任务运行在不同的核上,避免了cache失效次数都很大的任务在不同的核上同时运行,从而减小了cache空间的不公平使用和争用.实验表明,CAS算法在大多数情况下,减少了整个负载的共享cache失效次数,提高系统的平均吞吐量约5%左右.

关键词：任务调度多核处理器 Cache感知硬件性能计数器

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考虑串扰的集成电路静态定时分析方法

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计算机工程与设计 2013年第11期34卷 3845-3850页

作者：王伟芳李华伟湘潭大学信息工程学院湖南湘潭411105 中国科学院计算技术研究所计算机体系结构国家重点实验室(筹) 北京100190

针对电路设计流程中静态定时问题,介绍了基于时间窗口和跳变图的考虑串扰的静态定时分析方法。通过判断受害线和侵略线的时间窗或跳变图是否有交叠,筛选出可能产生串扰效应的耦合线对;结合串扰延迟计算公式,将串扰引起额外时延加入通路... 详细信息

针对电路设计流程中静态定时问题,介绍了基于时间窗口和跳变图的考虑串扰的静态定时分析方法。通过判断受害线和侵略线的时间窗或跳变图是否有交叠,筛选出可能产生串扰效应的耦合线对;结合串扰延迟计算公式,将串扰引起额外时延加入通路时延中,从而使静态定时分析的结果更准确,并将该方法集成到一款商业EDA工具中。实验结果表明,该方法能更准确的表示最坏情况下的通路时延,相比于时间窗口的方法,跳变图增加了少许时间和空间开销,却能够多删除约24%的虚假耦合线对。

关键词：集成电路耦合电容串扰静态定时分析时延 EDA工具

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2013年中国高性能计算机发展现状分析与展望

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数据与计算发展前沿 2013年第6期 85-93页

作者：张云泉中国科学院计算技术研究所计算机体系结构国家重点实验室

本文根据2013年11月发布的中国高性能计算机TOP100排行榜的数据,对国内高性能计算机的发展现状从总体性能、制造商、行业领域等方面进行了深入分析。我们发现,由于天河二号超级计算机的发布,中国TOP100的平均Linpack性能已经从一年前的... 详细信息

本文根据2013年11月发布的中国高性能计算机TOP100排行榜的数据,对国内高性能计算机的发展现状从总体性能、制造商、行业领域等方面进行了深入分析。我们发现,由于天河二号超级计算机的发布,中国TOP100的平均Linpack性能已经从一年前的落后一年快速的变为比国际TOP500平均Linpack性能高的局面。在此基础上,根据十二届排行榜积累的性能数据和能够得到的其他公开历史数据,对未来几年中国大陆高性能计算机的发展趋势进行了分析预测。从预测可以看出,累计Linpack性能将在2013年到2014年间达到100Petaflops;峰值100Petaflops的机器将在2014年到2015年间出现;峰值Exaflops的机器将在2017年到2018年间出现。

关键词：高性能计算机 TOP100 排行榜性能分析

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基于改进细胞链表算法的分子动力学模拟性能优化模型

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计算机科学 2013年第2期40卷 12-15页

作者：金明灿胡长军李建江苗庆松北京科技大学计算机与通信工程学院北京100083 中国科学院计算技术研究所计算机体系结构国家重点实验室北京100083 平壤机械大学信息工程学院平壤70050

在改进的细胞链表算法中,细胞大小的减少会降低该算法的通信量和粒子之间距离计算的次数,同时会增加邻居细胞的数量。多细胞分子动力学算法是分子动力学模拟中普遍使用的并行算法。将改进细胞链表算法的基本思想应用到多细胞分子动力学... 详细信息

在改进的细胞链表算法中,细胞大小的减少会降低该算法的通信量和粒子之间距离计算的次数,同时会增加邻居细胞的数量。多细胞分子动力学算法是分子动力学模拟中普遍使用的并行算法。将改进细胞链表算法的基本思想应用到多细胞分子动力学算法中,推导出了一个分子动力学模拟性能评价模型,并据此提出一个优化模型来加速分子动力学模拟。实验结果表明,根据该优化模型确定的细胞大小可以提高分子动力学模拟程序的性能。

关键词：并行计算细胞链表算法多细胞分子动力学算法性能评价细胞大小的优化

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单精度浮点数累加和误差研究

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计算机应用 2013年第6期33卷 1531-1533,1539页

作者：陈天超冯百明兰州职业技术学院信息工程系兰州730070 中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 西北师范大学计算机科学与工程学院兰州730070

计算机中进行浮点数加法运算时,需要进行对阶和右规格化操作,该操作会进行舍入处理,这种处理过程会产生误差,浮点数累加运算会造成误差的累积,导致计算结果精度不够甚至计算结果错误。通过实验手段研究单精度浮点数累加过程中不同结合... 详细信息

计算机中进行浮点数加法运算时,需要进行对阶和右规格化操作,该操作会进行舍入处理,这种处理过程会产生误差,浮点数累加运算会造成误差的累积,导致计算结果精度不够甚至计算结果错误。通过实验手段研究单精度浮点数累加过程中不同结合顺序对浮点数累加和误差的影响,探索结合顺序导致计算误差的规律,为多核计算、GPU计算、多处理器计算等计算范型和计算结构提供选择结合方法的依据,便于发挥其并行计算的优势。

关键词：单精度浮点数累加和误差结合顺序右规格化

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基于CUDA的BP算法并行化与实例验证

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计算机工程与应用 2013年第23期49卷 31-34,51页

作者：孙香玉冯百明杨鹏斐西北师范大学计算机科学与工程学院兰州730070 中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190

CUDA是应用较广的GPU通用计算模型，BP算法是目前应用最广泛的神经网络模型之一。提出了用CUDA模型并行化BP算法的方法。用该方法训练BP神经网络，训练开始前将数据传到GPU，训练开始后计算隐含层和输出层的输入输出和误差，更新权重和... 详细信息

CUDA是应用较广的GPU通用计算模型，BP算法是目前应用最广泛的神经网络模型之一。提出了用CUDA模型并行化BP算法的方法。用该方法训练BP神经网络，训练开始前将数据传到GPU，训练开始后计算隐含层和输出层的输入输出和误差，更新权重和偏倚的过程都在GPU上实现。将该方法用于手写数字图片训练练实验，与在四核CPU上的训练相比，加速比为6．12～8．17。分别用在CPU和GPU上训练得到的结果识别相同的测试集图片，GPU上的训练结果对图片的识别率比CPU上的高0．05％～0．22％。

关键词：向后传播算法并行化计算统一设备架构手写数字训练

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2013年中国高性能计算机发展现状分析与展望

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科研信息化技术与应用 2013年第6期4卷 85-93页

作者：张云泉中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190

关键词：高性能计算机 TOP100 排行榜性能分析

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考虑时延偏差的数字电路时延测试综述

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集成技术 2013年第6期2卷 54-64页

作者：李华伟中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190

先进集成电路工艺下,时延测试是数字电路测试的一项重要内容。各种时延偏差来源如小时延缺陷、工艺偏差、串扰、电源噪声、老化效应等,影响着电路的额定时钟频率,是时延测试中需要考虑的因素。文章在介绍电路时延偏差问题的各种来源的... 详细信息

先进集成电路工艺下,时延测试是数字电路测试的一项重要内容。各种时延偏差来源如小时延缺陷、工艺偏差、串扰、电源噪声、老化效应等,影响着电路的额定时钟频率,是时延测试中需要考虑的因素。文章在介绍电路时延偏差问题的各种来源的基础上,给出了针对不同的时延偏差问题所涉及的分析、建模、测试生成与电路设计等关键技术。进一步介绍了中国科学院计算技术研究所近年来在考虑时延偏差的数字电路时延测试方面所做的研究工作,包括:考虑串扰/电源噪声的时延测试、基于统计定时分析的测试通路选择、片上时延测量、超速测试、测试优化、在线时序检测等方面。文章最后对数字电路时延测试技术的发展趋势进行了总结。

关键词：数字电路时延测试工艺偏差测试生成时延测量超速测试

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面向DSRC系统的5.8 GHz射频功率放大器设计

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微电子学 2013年第6期43卷 777-781,787页

作者：孙玲邢飞燕彭艳军南通大学江苏省专用集成电路设计重点实验室江苏南通226007 中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190

基于SMIC 0.18μm RF CMOS工艺,设计了一种适用于DSRC系统的5.8GHz射频功率放大器。该电路采用两级差分的共源共栅结构,在共栅管处采用自偏置方法,提高了电路在大信号情况下的工作性能,在输出级采用有源电感补偿方法,提高了功率放大器... 详细信息

基于SMIC 0.18μm RF CMOS工艺,设计了一种适用于DSRC系统的5.8GHz射频功率放大器。该电路采用两级差分的共源共栅结构,在共栅管处采用自偏置方法,提高了电路在大信号情况下的工作性能,在输出级采用有源电感补偿方法,提高了功率放大器的线性度。版图后仿真结果表明,在3.3V电源电压下,该放大器在5.8GHz中心频率处的输出1dB压缩点达到18dBm,功率增益为20.8dB,最大功率附加效率PAE为17.3%,输出3阶互调点达到28.86dBm。

关键词： DSRC系统射频功率放大器线性度有源电感

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