检索结果-内蒙古大学图书馆

计算机研究与发展 2021年第12期58卷 2748-2759页

作者：吕卓姚治成贾玉祥包云岗中国科学院计算技术研究所北京100190 计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 数学工程与先进计算国家重点实验室郑州450001 郑州大学信息工程学院郑州450001 中国科学院大学北京100049

3D物体检测是计算机视觉的一个重要研究方向,在自动驾驶等领域有着广泛的应用.现有的前沿工作采用端到端的深度学习方法,虽然达到了很好的检测效果但存在着算法复杂度高、计算量大、实时性不够等问题.经过分析发现3D物体检测中的“部分... 详细信息

3D物体检测是计算机视觉的一个重要研究方向,在自动驾驶等领域有着广泛的应用.现有的前沿工作采用端到端的深度学习方法,虽然达到了很好的检测效果但存在着算法复杂度高、计算量大、实时性不够等问题.经过分析发现3D物体检测中的“部分任务”并不适合使用深度学习的方法进行解决,为此提出了一种基于异构方法的3D物体检测方法,该方法在检测过程中同时使用深度学习和传统算法,将检测过程划分为多任务阶段:1)利用深度学习方法从被检测图片中获取被检测物体的mask、物体类别等信息;2)基于mask,利用快速聚类方法从雷达点云空间中筛选出目标物体的表面雷达点;3)利用物体mask、类别、雷达点云等信息计算物体朝向、边框等信息,最终实现3D物体检测.对该方法进行了系统实现,称之为HA3D(a heterogeneous approach for 3D object detection).经实验表明:在针对汽车的3D检测数据集KITTI上,该方法与代表性的基于深度学习的3D物体检测方法相比,在检测精度下降接受范围内(2.0%),速度提升了52.2%,精确率与计算时间的比值提升了49%.从综合表现上来看,方法具有明显的优势.

关键词：深度学习自动驾驶实例分割聚类 3D物体检测

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一种监测函数语义信息访存地址序列的方法

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计算机研究与发展 2013年第5期50卷 1100-1109页

作者：陈荔城崔泽汉包云岗陈明宇沈林峰梁祺中国科学院计算技术研究所计算机体系结构国家重点实验室(筹) 北京100190 中国科学院大学北京100049 IBM中国系统与科技开发中心北京100193

准确地获取应用程序在真实系统上运行的访存地址序列(traces)是进行内存系统调度及结构优化的基础.HMTT是自主研发的软硬件结合的内存监测分析系统,能够实时获取完整的全系统访存traces.但是得到的traces与应用程序上层事件之间存在语... 详细信息

准确地获取应用程序在真实系统上运行的访存地址序列(traces)是进行内存系统调度及结构优化的基础.HMTT是自主研发的软硬件结合的内存监测分析系统,能够实时获取完整的全系统访存traces.但是得到的traces与应用程序上层事件之间存在语义鸿沟问题,比如上层函数执行流与访存traces的同步问题.针对该问题提出了一种软硬件结合获取包含函数级别语义信息访存traces的方法,软件方面通过二进制插桩的方式,直接修改内存中的进程映像,在目标函数的入口及出口各插入标记tag访存指令,进而能够被HMTT卡监测并识别.采用二进制插桩不需要程序的源代码,不需要对程序重新编译链接,而且引入的运行开销很小.实验表明采用软硬件结合的方式能够有效地获取包含函数级别语义信息的访存traces,对于SPECCPU2006中的访存密集型程序引入的性能开销只是原程序的62%,而使用Pin工具的纯软件方式获取访存traces将导致至少10.4倍的性能开销.

关键词： HMTT 访存traces 函数级别语义鸿沟二进制插桩 ELF tag访存

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MACT:高通量众核处理器离散访存请求批量处理机制

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计算机研究与发展 2015年第6期52卷 1254-1265页

作者：李文明叶笑春王达郑方李宏亮林晗范东睿孙凝晖计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院大学计算机与控制学院北京100049 数学工程与先进计算国家重点实验室江苏无锡214125 中国科学技术大学计算机科学与技术学院合肥230022

网络服务等新型高通量应用的迅速兴起给传统处理器设计带来了巨大的挑战.高通量众核处理器作为面向此类应用的新型处理器结构成为研究热点.然而,随着片上处理核数量的剧增,加之高通量应用的数据密集型特点,"存储墙"问题进一... 详细信息

网络服务等新型高通量应用的迅速兴起给传统处理器设计带来了巨大的挑战.高通量众核处理器作为面向此类应用的新型处理器结构成为研究热点.然而,随着片上处理核数量的剧增,加之高通量应用的数据密集型特点,"存储墙"问题进一步加剧.通过分析高通量应用访存行为,发现此类应用存在着大量的细粒度访存,降低了访存带宽的有效利用率.基于此分析,在高通量处理器设计中通过添加访存请求收集表(memory access collection table,MACT)硬件机制,结合消息式内存机制,用于收集离散的访存请求并进行批量处理.MACT硬件机制的实现,提高了访存带宽的有效利用率,同时也提高了执行效率;并通过时间窗口机制,确保访存请求在最晚期限之前发送出去,保证任务的实时性.实验以典型高通量应用WordCount,TeraSort,Search为基准测试程序.添加MACT硬件机制后,访存数量减少约49%,访存带宽提高约24%,平均执行速度提高约89%.

关键词：高通量处理器访存请求收集表时间窗口机制高速缓冲存储器便签式存储器

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基于线程池的GPU任务并行计算模式研究

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计算机学报 2018年第10期41卷 2175-2192页

作者：李涛董前琨张帅孔令晏康宏杨愚鲁南开大学计算机与控制工程学院天津300071 中国科学院计算技术研究所计算机体系结构国家重点实验室北京100109

GPU已经成为具有高并发高内存带宽的通用协处理器,但是GPU与CPU在体系结构和编程模型上存在很大差异,导致CPU-GPU异构计算系统的编程复杂度提高,即使采用统一计算设备架构(CUDA)提供的kernel并发技术和多流技术也较难充分控制和利用GPU... 详细信息

GPU已经成为具有高并发高内存带宽的通用协处理器,但是GPU与CPU在体系结构和编程模型上存在很大差异,导致CPU-GPU异构计算系统的编程复杂度提高,即使采用统一计算设备架构(CUDA)提供的kernel并发技术和多流技术也较难充分控制和利用GPU上的计算资源,难以有效地处理不规则的并行应用问题.为从体系结构角度探索GPU硬件支持的页锁定内存和统一虚拟地址空间等特征,该文提出了CPU辅助任务调度管理下的基于线程池技术的GPU任务并行计算模型CAGTP,实现了CPU-GPU异构计算系统上的共享内存式程序设计.提出并设计了CPU端的任务队列、计算线程块级任务调度器、任务槽和GPU端的任务复用kernel函数等机制,实现了CPU与GPU间的高效细粒度任务交互,避免了原生CUDA程序中多次启停kernel函数的开销,有效地支持了GPU上的细粒度不规则并行任务计算,而且利用模型API接口函数能够降低CPU-GPU异构计算系统的编程难度.实验结果表明,CAGTP模型中任务调度的开销是kernel函数调用的5%,有效提升了通用矩阵乘、乔列斯基分解和K均值、T近邻等典型线性代数和机器学习算法的计算性能;CAGTP模型易于扩展使用多块GPU,且在性能差异较大的多个GPU之间达到负载均衡,能够高效求解混合任务和具有不规则并行性的应用问题.

关键词：异构计算系统统一计算设备架构线程池任务并行任务复用函数

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基于空间密铺的并行Stencil算法

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计算机科学与探索 2019年第2期13卷 181-194页

作者：郭鹏袁良张云泉黄珊中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 中国科学院大学计算机与控制学院北京100049

Stencil计算是一种科学和工程应用中常见的循环模式,而分块技术是一种提高数据局部性和并行性的强大转换方法。与以往直接对整个迭代空间进行分块的分块技术不同,提出了一种新的两层密铺分块的并行算法。首先,利用不同分块密铺数据空间... 详细信息

Stencil计算是一种科学和工程应用中常见的循环模式,而分块技术是一种提高数据局部性和并行性的强大转换方法。与以往直接对整个迭代空间进行分块的分块技术不同,提出了一种新的两层密铺分块的并行算法。首先,利用不同分块密铺数据空间;然后,所有分块沿时间维度扩展密铺迭代空间。该算法有以下优点:(1)最大化并发执行;(2)无冗余计算;(3)简洁的循环条件;(4)适应Stencil不同的尺寸、形状、阶数和边界条件。实验结果表明,对于3D27p Stencil,非周期边界的性能比Pluto高12%,周期边界的性能比Pochoir最高提升40%。

关键词： Stencil计算空间密铺分块方法

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SER-Tvpack:基于软错误率评估的SRAM型FPGA的装箱算法

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计算机研究与发展 2014年第8期51卷 1764-1772页

作者：夏静王天成吕涛李华伟邝继顺湖南大学信息科学与工程学院长沙410082 计算机体系结构国家重点实验室(筹)(中国科学院计算技术研究所) 北京100190

为了提高基于SRAM的FPGA(SFPGA)上的容软错误能力,提出了一种基于软错误率(soft error rate,SER)评估的装箱算法SER-Tvpack.通过结合软错误率的两个组成部分错误传播率(error propagation probability,EPP)和节点错误率(node error rate,NER),得到软错误评估标准SER的估算值,并将该值作为可靠性因子加入到代价函数中指导装箱过程,以减少装箱后可编程逻辑块(configuration logic block,CLB)之间互连的软错误率,从而提高设计的可靠性.对20个MCNC基准电路(最大基准电路集)进行实验,结果表明,与基准时序装箱算法T-Vpack及已有的容错装箱算法FTvpack相比较,软故障率分别减少了14.5%和4.11%.而且,与F-Tvpack比较,在仅增加0.04%的面积开销下,减少了2.31%的关键路径的时延,提供了较好的时序性能.

关键词： SRAM型FPGA 软错误率可靠性装箱单粒子翻转

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“存储＋逻辑”3D集成电路的硅通孔可测试性设计

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计算机辅助设计与图形学学报 2014年第1期26卷 146-153页

作者：叶靖郭瑞峰胡瑜郑武东黄宇赖李洋李晓维中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 中国科学院大学北京100049 Synopsys Inc.Hillsboro OR 97124 USA Mentor Graphics Cooperation WilsonvilleOR 97070 USA

为了缩短硅通孔的测试时间,针对符合JESD229和IEEE1149.1边界扫描协议的"存储+逻辑"3D集成电路,提出一种硅通孔可测试性设计.首先在逻辑晶片上增加控制模块,用于控制存储晶片的边界扫描链;然后通过修改逻辑晶片上原有边界扫... 详细信息

为了缩短硅通孔的测试时间,针对符合JESD229和IEEE1149.1边界扫描协议的"存储+逻辑"3D集成电路,提出一种硅通孔可测试性设计.首先在逻辑晶片上增加控制模块,用于控制存储晶片的边界扫描链;然后通过修改逻辑晶片上原有边界扫描链结构,实现串联和并联2种与存储晶片边界扫描链连接的模式;最后在逻辑晶片上增加寄存器,以保存测试过程所使用的配置比特,控制整体测试流程.实验数据表明,该设计仅比原有的IEEE1149.1边界扫描电路增加了0.4%的面积开销,而测试时间缩短为已有工作的1?6.

关键词： 3D集成电路硅通孔可测试性设计 JEDEC协议JESD229 IEEE 1149 1协议

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一种基于图形处理器压缩结构的预取结构设计

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高技术通讯 2022年第4期32卷 351-357页

作者：赵士彭张立志章隆兵计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院计算技术研究所北京100190 中国科学院大学北京100049

图形处理器(GPU)访存利用率已经成为影响其性能的关键瓶颈之一。在处理器设计中,访存的预取结构设计成为了提高访存利用率的主要方法之一。结合图形处理器的访存密集的特点,在提高预取性能的前提下,减小影响图形流水线正常效率成为热门... 详细信息

图形处理器(GPU)访存利用率已经成为影响其性能的关键瓶颈之一。在处理器设计中,访存的预取结构设计成为了提高访存利用率的主要方法之一。结合图形处理器的访存密集的特点,在提高预取性能的前提下,减小影响图形流水线正常效率成为热门的研究方向。本文基于一种图形处理器无损压缩的结构,提出了一套图形处理器的预取结构设计。本预取结构设计可在访存密集型的图形流水线中有效提高访存利用率,并不影响当前图形流水线的效率。实验结果表明,在Godson GPU图形处理器平台上,与传统预取结构相比,针对访存密集型测试程序,cache命中率可以提高15%以上。针对访存空闲的测试程序,该设计不会对流水线产生负面影响。

关键词：图形处理器(GPU) 访存子系统预取结构压缩结构

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开源芯片生态技术体系构建面临的机遇与挑战

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中国科学院院刊 2022年第1期37卷 24-29页

作者：包云岗孙凝晖中国科学院计算技术研究所北京100190 中国科学院大学计算机科学与技术学院北京100049 计算机体系结构国家重点实验室北京100190

近年来,开源指令集RISC-Ⅴ以其“指令集应该免费”(instruction sets want to be free)的宗旨得到全世界的广泛认可与积极投入。基于RISC-Ⅴ构建开源芯片生态,有望形成普惠世界的处理器芯片领域的“人类命运共同体”。开源芯片技术体系... 详细信息

近年来,开源指令集RISC-Ⅴ以其“指令集应该免费”(instruction sets want to be free)的宗旨得到全世界的广泛认可与积极投入。基于RISC-Ⅴ构建开源芯片生态,有望形成普惠世界的处理器芯片领域的“人类命运共同体”。开源芯片技术体系仍然面临诸多挑战,而中国具备很好的条件,应抓住机遇积极参与,为开源芯片生态技术体系的建设作出贡献。

关键词：开源芯片 RISC-Ⅴ 开源生态体系

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面向异构多核处理器的FPGA验证

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计算机研究与发展 2021年第12期58卷 2684-2695页

作者：李小波唐志敏李文计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院大学计算机科学与技术学院北京100049 上海处理器技术创新中心上海200120

随着处理器架构的发展,高性能异构多核处理器不断涌现.由于高性能异构多核处理器的设计十分复杂,为了降低设计风险,缩短验证周期,提前进行软件开发,复现硅后问题等,通常需要搭建现场可编程门阵列(field programmable gate array,FPGA)... 详细信息

随着处理器架构的发展,高性能异构多核处理器不断涌现.由于高性能异构多核处理器的设计十分复杂,为了降低设计风险,缩短验证周期,提前进行软件开发,复现硅后问题等,通常需要搭建现场可编程门阵列(field programmable gate array,FPGA)的原型验证平台,并基于FPGA平台开展种类繁多,功能各异的软硬协同验证和调试工作.提出的基于同构FPGA平台对异构多核高性能处理器的FPGA调试、验证方法,有效地利用了异构多核处理器的架构特征,同构FPGA的对称特点,以层次化的方法自顶向下划分FPGA,自底向上构建FPGA平台.结合差速桥、自适应延迟调节、内嵌的虚拟逻辑分析仪(virtual logic analyzer,VLA)等技术可快速完成FPGA平台的点亮(bring-up)和部署.所提出的多核互补,核间替换模拟的调试SHELL等方法可以快速完整地对目标高性能异构多核处理器进行FPGA验证.通过该FPGA原型验证平台,成功地完成了硅前验证,软硬件协同开发和测试,硅后问题复现工作,并为下一代处理器架构设计提供了快速的硬件平台.

关键词：异构多核 FPGA原型验证差速桥自适应延迟调节虚拟逻辑分析仪核间替换模拟

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