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文字说明：

T=题名（书名、题名），A=作者（责任者），K=主题词，P=出版物名称，PU=出版社名称，O=机构（作者单位、学位授予单位、专利申请人），L=中图分类号，C=学科分类号，U=全部字段，Y=年（出版发行年、学位年度、标准发布年）

检索规则说明：

AND代表“并且”；OR代表“或者”；NOT代表“不包含”；(注意必须大写,运算符两边需空一格)

检索范例：

范例一：(K=图书馆学 OR K=情报学) AND A=范并思 AND Y=1982-2016
范例二：P=计算机应用与软件 AND (U=C++ OR U=Basic) NOT K=Visual AND Y=2011-2016

分类表

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文献类型

137 篇 期刊文献
69 篇 会议

馆藏范围

206 篇 电子文献
0 种 纸本馆藏

日期分布

学科分类号

199 篇 工学
- 155 篇 计算机科学与技术...
- 43 篇 软件工程
- 35 篇 电子科学与技术（可...
- 9 篇 仪器科学与技术
- 8 篇 信息与通信工程
- 7 篇 机械工程
- 5 篇 网络空间安全
- 4 篇 建筑学
- 3 篇 控制科学与工程
- 2 篇 化学工程与技术
- 1 篇 材料科学与工程（可...
- 1 篇 航空宇航科学与技...
17 篇 管理学
- 17 篇 管理科学与工程(可...
5 篇 理学
- 2 篇 生物学
- 2 篇 系统科学
4 篇 艺术学
- 4 篇 设计学（可授艺术学...
1 篇 军事学
- 1 篇 军队指挥学

主题

8 篇 集成电路
7 篇 无线传感器网络
7 篇 片上网络
7 篇 功能验证
7 篇 高性能计算
7 篇 功耗评估
6 篇 容错
6 篇 多核处理器
6 篇 性能优化
5 篇 虚拟机
5 篇 芯片组
5 篇 覆盖率
5 篇 小时延缺陷
4 篇 验证
4 篇 多核
4 篇 体系结构
4 篇 高性能计算机
4 篇 片上多核处理器
4 篇 寄存器重命名
4 篇 时延测试

机构

94 篇 中国科学院研究生...
87 篇 中国科学院计算技...
72 篇 中国科学院计算机...
51 篇 中国科学院计算技...
12 篇 中国科学院计算技...
11 篇 北京龙芯中科技术...
10 篇 中国科学院大学
8 篇 龙芯中科技术有限...
8 篇 中国科学院计算机...
7 篇 计算机系统结构国...
7 篇 中国科学技术大学
6 篇 中国科学院研究生...
5 篇 北京交通大学
5 篇 中国科学院计算技...
5 篇 合肥工业大学
3 篇 北京控制工程研究...
3 篇 中国科学院微电子...
2 篇 中国科学院计算技...
2 篇 中国科学院计算技...
2 篇 清华大学

作者

51 篇 李晓维
22 篇 李华伟
19 篇 孙凝晖
18 篇 韩银和
17 篇 胡瑜
16 篇 章隆兵
16 篇 li xiaowei
15 篇 胡伟武
13 篇 沈海华
10 篇 张戈
9 篇 陈明宇
9 篇 安学军
9 篇 li huawei
9 篇 zhang longbing
9 篇 徐勇军
8 篇 hu weiwu
8 篇 张兆庆
8 篇 刘奇
8 篇 han yinhe
8 篇 zhang ge

语言

206 篇 中文

检索条件"机构=中国科学院计算技术研究所中国科学院计算机系统结构重点实验室"

共 206 条记录，以下是171-180 订阅

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详细简洁

排序：

一种高性能计算机系统控制器的研究与实现

一种高性能计算机系统控制器的研究与实现

引用

2007年全国高性能计算学术年会

作者：方志斌孙凝晖安学军胡鹏李晓民中国科学院计算技术研究所北京 100080 中国科学院研究生院北京 100039 中国科学院计算机系统结构重点实验室北京 100080 中国科学院计算技术研究所北京 100080 中国科学院计算机系统结构重点实验室北京 100080

本文提出了一种高性能计算机的系统控制器,即系统控制器直接集成通信网卡并利用全局地址空间进行高性能通信。本文提出了该系统控制器的优点和面临问题,研究了该系统控制器设计的关键技术,关键技术包括集成网卡设计、两级互联结构和三... 详细信息

本文提出了一种高性能计算机的系统控制器,即系统控制器直接集成通信网卡并利用全局地址空间进行高性能通信。本文提出了该系统控制器的优点和面临问题,研究了该系统控制器设计的关键技术,关键技术包括集成网卡设计、两级互联结构和三套复用网络、全局地址空间和同步原语支持、内部通信协议和微体系结构等。基于以上研究利用龙芯2E处理器实现了该系统控制器,测试结果为FPGA实现下的系统控制器频率可达到80MHz,连续传输256字节数据时通信延迟为650ns,带宽达到512MB/s。

关键词：系统控制器高性能计算机集成网卡全局地址空间通信协议

来源：评论

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曙光5000网络接口控制器原型的功能验证

曙光5000网络接口控制器原型的功能验证

引用

2007年全国高性能计算学术年会

作者：王凯李晓民安学军中国科学院计算技术研究所北京 100080 中国科学院计算机系统结构重点实验室北京 100080 中国科学院研究生院北京 100049 中国科学院计算技术研究所北京 100080 中国科学院计算机系统结构重点实验室北京 100080

网络接口控制器是曙光5000芯片组中最重要的组成部分之一,它将处理节点和互连网络连接了起来。在对网络接口控制器的功能验证中,使用了灰盒子验证模型和功能强大的SystemVerilog设计验证语言。通过对网络接口控制器和激励的模拟,功能验... 详细信息

网络接口控制器是曙光5000芯片组中最重要的组成部分之一,它将处理节点和互连网络连接了起来。在对网络接口控制器的功能验证中,使用了灰盒子验证模型和功能强大的SystemVerilog设计验证语言。通过对网络接口控制器和激励的模拟,功能验证发现并排除了逻辑设计中存在的大多数错误.验证过程中对覆盖率的分析,为网络接口控制器功能验证的深入起了指导性的作用。此外,验证过程中得到的带宽、异步时钟频率比等数据,将为网络接口控制器、乃至整个系统的进一步设计提供了参考。

关键词：网络接口控制器功能验证 SystemVerilog语言覆盖率模拟仿真

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集成电路中的片内时延测量技术

集成电路中的片内时延测量技术

引用

第十三届全国容错计算学术会议

作者：裴颂伟李华伟李晓维中国科学院计算机系统结构重点实验室，北京 100190 中国科学院计算技术研究所，北京 100190 中国科学院研究生院，北京 100049 中国科学院计算机系统结构重点实验室，北京 100190 中国科学院计算技术研究所，北京 100190

随着工艺技术进入深亚微米时代，现代集成电路中对定时的要求变得越来越严格。时延缺陷对芯片的功能、性能和可靠性带来很大的影响，为了确保芯片的质量，非常有必要检测到它们。片内时延测量技术为芯片时廷的测试和调试提供了一种有效... 详细信息

随着工艺技术进入深亚微米时代，现代集成电路中对定时的要求变得越来越严格。时延缺陷对芯片的功能、性能和可靠性带来很大的影响，为了确保芯片的质量，非常有必要检测到它们。片内时延测量技术为芯片时廷的测试和调试提供了一种有效的手段，并且已经成为研究的热点。在本文当中，我们首先介绍了片内时延测量技术的基本概念和分类，然后介绍了几种高精度的采用数字方法实现的片内时延测量技术。最后，从时延测试向量所敏化的通路的角度，分析了片内时延测量的结果。

关键词：时延测量芯片调试通路时延集成电路

来源：评论

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多时钟域芯片调试的数据失效处理

多时钟域芯片调试的数据失效处理

引用

第十三届全国容错计算学术会议

作者：高建良韩银和李晓维中国科学院计算机系统结构重点实验室，北京 100190 中国科学院计算技术研究所，北京 100190 中国科学院研究生院，北京 100049 中国科学院计算机系统结构重点实验室，北京 100190 中国科学院计算技术研究所，北京 100190

为了处理多时钟域芯片调试中的数据失效，本文提出了通过控制时钟信号和停止信号的方法，实现了跨时钟域数据交换的发送方和接收方在各种频率关系下都能有效的避免数据失效。从而提高了芯片调试的准确性、高效性。通过对工业级芯片的分... 详细信息

为了处理多时钟域芯片调试中的数据失效，本文提出了通过控制时钟信号和停止信号的方法，实现了跨时钟域数据交换的发送方和接收方在各种频率关系下都能有效的避免数据失效。从而提高了芯片调试的准确性、高效性。通过对工业级芯片的分析，验证了该方法的有效性。

关键词：多时钟域芯片调试数据失效处理失效检测

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一种面向差错容忍应用的数字系统故障关键性评估方法

一种面向差错容忍应用的数字系统故障关键性评估方法

引用

第十四届全国容错计算学术会议

作者：方运潭李华伟李晓维中国科学院计算机系统结构重点实验室北京 100190 中国科学院计算技术研究所北京 100190 中国科学院研究生院北京 100049 中国科学院计算机系统结构重点实验室北京 100190 中国科学院计算技术研究所北京 100190

随着集成电路工艺尺寸的进一步缩小，制造出可靠或功能完全正确的数字电路越来越困难，设计成本越来越高，系统可扩展性也面临着挑战。同时，多媒体和通信领域的应用以及一些新型应用本身可以容忍部分差错，这使得差错容忍的计算成为一... 详细信息

随着集成电路工艺尺寸的进一步缩小，制造出可靠或功能完全正确的数字电路越来越困难，设计成本越来越高，系统可扩展性也面临着挑战。同时，多媒体和通信领域的应用以及一些新型应用本身可以容忍部分差错，这使得差错容忍的计算成为一种新的计算模式。不同于缺陷容忍和故障容忍，差错容忍依据应用特性放松了对电路输出的正确性要求。
　　本文从差错容忍的角度提出了一种跨层次故障关键性评估方法。以一款H.264/AVC视频解码器为例，评估发现不同的功能模块内的故障由于其产生的差错对应用的影响程度不同而具有不同的重要程度，同一个模块内的故障也具有不同的重要程度。故障关键性的评估能够指导测试以提高成品率，并减少可靠性设计所需的成本。

关键词：集成电路差错容忍电路测试故障评估

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基于输出违例概率的时延向量测试质量评估

基于输出违例概率的时延向量测试质量评估

引用

第六届中国测试学术会议

作者：王杰梁华国李华伟闵应骅李晓维合肥工业大学计算机与信息学院中国科学院计算机系统结构重点实验室中国科学院计算技术研究所

评估向量针对小时延缺陷的测试质量是解决小时延缺陷测试问题的一个重要环节.本文把冒险引入了评估过程,提出了一种基于输出违例概率的测试质量评估方法.该方法定义了到达时间窗口和输出违例概率的概念,使用输出违例概率来反映测试向量... 详细信息

评估向量针对小时延缺陷的测试质量是解决小时延缺陷测试问题的一个重要环节.本文把冒险引入了评估过程,提出了一种基于输出违例概率的测试质量评估方法.该方法定义了到达时间窗口和输出违例概率的概念,使用输出违例概率来反映测试向量的小时延缺陷检测能力,有效地避免了忽略冒险引起的计算误差,从而准确的评估了向量对小时延缺陷的检测质量.实验结果表明,相对于基于输出偏移的国际同类方法,本文的评估方法不增加额外的时间开销;在其指导下筛选出来的向量具有更高的测试质量.

关键词：小时延缺陷时延测试冒险测试质量评估输出违例概率

来源：评论

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针对小时延缺陷的时延测试方法综述

针对小时延缺陷的时延测试方法综述

引用

第十三届全国容错计算学术会议

作者：王杰李华伟梁华国合肥工业大学计算机与信息学院，合肥 230009 中国科学院计算机系统结构重点实验室，中国科学院计算技术研究所，北京 100190 中国科学院计算机系统结构重点实验室，中国科学院计算技术研究所，北京 100190 合肥工业大学计算机与信息学院，合肥 230009

本文综述了近年来针对小时延缺陷的测试的主要研究成果，在深入分析小时延缺陷给时延测试带来的挑战的同时，主要介绍了三类针对小时廷缺陷的时延测试方法：超速测试在测试应用时提高测试时钟频率，已知定时ATPG把时延信息引入测试生成... 详细信息

本文综述了近年来针对小时延缺陷的测试的主要研究成果，在深入分析小时延缺陷给时延测试带来的挑战的同时，主要介绍了三类针对小时廷缺陷的时延测试方法：超速测试在测试应用时提高测试时钟频率，已知定时ATPG把时延信息引入测试生成，以及基于测试质量评估的向量筛选。从测试质量的提高和计算复杂度等方面分析了三类方法的优劣，并对纳米工艺下工艺变异带来的挑战进行了探讨。

关键词：小时延缺陷时延测试已知定时ATPG 超速测试向量筛选测试质量

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多核处理器上基于程序访存阶段的独立任务调度

多核处理器上基于程序访存阶段的独立任务调度

引用

2008年全国高性能计算机学术年会

作者：张超王蕾中国科学院计算技术研究所计算机系统结构重点实验室北京 100190 中国科学院研究生院北京 100190 zhangchao@*** wlei@*** 中国科学院计算技术研究所计算机系统结构重点实验室北京 100190 中国科学院研究生院北京 100190 zhangchao@*** wlei@***

随着多核处理器的发展，片外访存带宽逐渐成为影响程序性能的主要因素。为了解决这个问题，很多研究工作通过提高cache利用率来降低程序执行过程中的片外访存数量。本文提出了一种任务调度算法来解决同时执行的多个独立任务竞争片外访... 详细信息

随着多核处理器的发展，片外访存带宽逐渐成为影响程序性能的主要因素。为了解决这个问题，很多研究工作通过提高cache利用率来降低程序执行过程中的片外访存数量。本文提出了一种任务调度算法来解决同时执行的多个独立任务竞争片外访存带宽的问题。该调度算法根据程序的访存阶段调度同时执行的多个独立任务，避免了“爆发式”的片外访存请求，改善了片外访存带宽的利用率，提高了系统吞吐率。本文基于函数调用和循环体执行轨迹识别程序访存阶段，然后计算各个访存阶段的片外访存带宽需求。根据上述信息，本文在访存阶段的边界实施任务调度并基于一个简单的运行时系统实现了该调度算法。该算法对SPEC CPU2006和SPEC CPU2000中的部分具有明显访存“波动性”特征的测试用例在Intel 双核处理器和Intel四核处理器上平均有3.3％和4.7％的吞吐率提高。

关键词：多核处理器片外访存调度程序函数调用

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面向长互连线串扰效应的可靠性设计方法

面向长互连线串扰效应的可靠性设计方法

引用

第十三届全国容错计算学术会议

作者：张颖李华伟李晓维中国科学院计算机系统结构重点实验室，北京邮政编码:100190 中国科学院计算技术研究所，北京邮政编码:100190 中国科学院研究生院，北京邮政编码：100049 中国科学院计算机系统结构重点实验室，北京邮政编码:100190 中国科学院计算技术研究所，北京邮政编码：100190

在超深亚微米工艺下，为了处理日益严重的互连线串扰效应，减缓互连线时延对系统整体性能的制约，研究人员提出了多种面向长互连线的可靠性设计方法。本文介绍了近期国际上对互连线可靠性设计的研究成果，着重介绍串扰避免编码(Crosstal... 详细信息

在超深亚微米工艺下，为了处理日益严重的互连线串扰效应，减缓互连线时延对系统整体性能的制约，研究人员提出了多种面向长互连线的可靠性设计方法。本文介绍了近期国际上对互连线可靠性设计的研究成果，着重介绍串扰避免编码(Crosstalk Avoidance Code，CAC)，它通过编码的方法禁止在总线上出现导致较大串扰时廷的信号跳变，把长互连线的时延限制在一定上限之下。与同类方法相比，串扰避免编码有效地减缓互连线时延，非常适用于高速集成电路。

关键词：串扰避免编码串扰效应互连线时延故障容忍可靠性设计

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基于矩阵的动态优先级仲裁器设计

基于矩阵的动态优先级仲裁器设计

引用

第十二届计算机工程与工艺全国学术年会(NCCET'08)

作者：曹政沈华中国科学院计算技术研究所北京 100190 中国科学院计算机系统结构重点实验室北京 100190 中国科学院研究生院北京 100039 中国科学院计算技术研究所北京 100190

本文设计实现了一种可由上层逻辑动态调整优先级的仲裁器.本文的设计采用两级仲裁,第一级对拥有相同优先级的请求进行公平仲裁;第二级对第一级的输出进行优先级仲裁.两级仲裁中均使用矩阵结构来存储优先级比较的结果,进而将优先级比较... 详细信息

本文设计实现了一种可由上层逻辑动态调整优先级的仲裁器.本文的设计采用两级仲裁,第一级对拥有相同优先级的请求进行公平仲裁;第二级对第一级的输出进行优先级仲裁.两级仲裁中均使用矩阵结构来存储优先级比较的结果,进而将优先级比较的过程,排除在仲裁的关键路径之外,提高了仲裁器的工作频率。验证结果表明本文的设计能满足大多数应用的需求.

关键词：仲裁器优先级仲裁两级仲裁矩阵结构工作频率

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