检索结果-内蒙古大学图书馆

高技术通讯 2024年第2期34卷 173-186页

作者：谭龙严明玉吴欣欣李文明吴海彬范东睿中国科学院计算技术研究所处理器国家重点实验室北京100190 中国科学院大学北京100049

本文针对规模日益增长和演变迅速的稀疏卷积神经网络(CNN)应用,提出一款高能效且灵活的加速结构DyCNN来提升其性能和能效。DyCNN基于兼具灵活性和高能效的粗粒度可重构架构(CGRA)设计,可以利用其指令的高并行性来高效支持CNN的操作。Dy... 详细信息

本文针对规模日益增长和演变迅速的稀疏卷积神经网络(CNN)应用,提出一款高能效且灵活的加速结构DyCNN来提升其性能和能效。DyCNN基于兼具灵活性和高能效的粗粒度可重构架构(CGRA)设计,可以利用其指令的高并行性来高效支持CNN的操作。DyCNN使用基于数据感知的指令动态过滤机制来滤除各计算单元中由于稀疏CNN中权值静态稀疏性和激活值动态稀疏性产生的大量无效计算和访存指令,使它们能像执行稠密网络一样高效复用一组指令。此外DyCNN利用基于负载感知的动静结合负载调度策略解决了稀疏导致的负载不均衡问题。实验结果表明,DyCNN运行稀疏CNN与运行密集CNN相比实现了平均1.69倍性能提升和3.04倍能效提升,比先进的GPU(cuSPARSE)和Cambricon-X上的解决方案分别实现了2.78倍、1.48倍性能提升和35.62倍、1.17倍能效提升。

关键词：稀疏卷积神经网络(CNN) 专用加速结构粗粒度可重构架构(CGRA) 动态指令过滤动态负载调度

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IR-GCN:二值图卷积神经网络推理加速器

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高技术通讯 2024年第10期34卷 1024-1035页

作者：于启航文渊博杜子东中国科学院计算技术研究所处理器芯片国家重点实验室北京100190 中国科学院大学北京100049

针对图卷积神经网络(GCN)中数据规模庞大、不适合边缘端低功耗处理器高效推理计算的问题,本文提出一种将新型二值数据量化算法(IR-Net)应用于GCN模型推理计算的方法,并设计了对应的硬件加速器IR-GCN。同时,针对计算过程中工作负载分布... 详细信息

针对图卷积神经网络(GCN)中数据规模庞大、不适合边缘端低功耗处理器高效推理计算的问题,本文提出一种将新型二值数据量化算法(IR-Net)应用于GCN模型推理计算的方法,并设计了对应的硬件加速器IR-GCN。同时,针对计算过程中工作负载分布不均衡的问题,实现了一种负载均衡模块设计,显著提高了计算效率。实验结果表明,在较小精度损失范围内,IR-GCN加速器可以同时降低计算延迟以及访存开销。与现有性能最优的研究相比,IR-GCN加速器平均具有2.4倍的计算加速比、7.9倍的功耗降低、13.7倍的芯片面积减少以及21.0倍的访存量降低。

关键词：图卷积神经网络(GCN) 二值神经网络(BNN) 硬件加速器

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Bi-SCNN:二值随机混合神经网络加速器

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高技术通讯 2024年第12期34卷 1243-1255页

作者：于启航文渊博杜子东中国科学院计算技术研究所处理器芯片国家重点实验室北京100190 中国科学院大学北京100049 上海处理器技术创新中心上海201203

二值神经网络(BNN)具有硬件友好的特性,但为了保证计算精度,在输入层仍需要使用浮点或定点计算,增加了硬件开销。针对该问题,本文将另一种同样具有硬件友好特性的随机计算方法应用于BNN,实现了BNN输入层的高效计算,并设计了二值随机混... 详细信息

二值神经网络(BNN)具有硬件友好的特性,但为了保证计算精度,在输入层仍需要使用浮点或定点计算,增加了硬件开销。针对该问题,本文将另一种同样具有硬件友好特性的随机计算方法应用于BNN,实现了BNN输入层的高效计算,并设计了二值随机混合计算架构Bi-SCNN。首先,在BNN输入层使用高精度的随机运算单元,实现了与定点计算近似的精度;其次,通过在处理单元(PE)内和PE间2个层次对随机数生成器进行复用,并优化运算单元,有效降低了硬件开销;最后,根据输入数据的特性对权值配置方式进行优化,进而降低了整体计算延迟。相比于现有性能最优的BNN加速器,Bi-SCNN在保证计算精度的前提下,实现了2.4倍的吞吐量、12.6倍的能效比和2.2倍的面积效率提升,分别达到2.2 TOPS、7.3 TOPS·W^(-1)和1.8 TOPS·mm^(-2)。

关键词：二值神经网络(BNN) 随机计算(SC) 神经网络加速器

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基于层间融合的神经网络访存密集型层加速

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高技术通讯 2023年第8期33卷 823-835页

作者：杨灿王重熙章隆兵处理器芯片国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院计算技术研究所北京100190 中国科学院大学北京100049

近年来,随着深度神经网络在各领域的广泛应用,针对不同的应用场景,都需要对神经网络模型进行训练以获得更优的参数,于是对训练速度的需求不断提升。然而,现有的研究通常只关注了计算密集型层的加速,忽略了访存密集型层的加速。访存密集... 详细信息

近年来,随着深度神经网络在各领域的广泛应用,针对不同的应用场景,都需要对神经网络模型进行训练以获得更优的参数,于是对训练速度的需求不断提升。然而,现有的研究通常只关注了计算密集型层的加速,忽略了访存密集型层的加速。访存密集型层的操作主要由访存带宽决定执行效率,单独提升运算速度对性能影响不大。本文从执行顺序的角度出发,提出了将访存密集型层与其前后的计算密集型层融合为一个新层执行的方式,将访存密集型层的操作作为对融合新层中输入数据的前处理或输出数据的后处理进行,大幅减少了访存密集型层在训练过程中对片外内存的访问,提升了性能;并针对该融合执行方案,设计实现了一个面向训练的加速器,采用了暂存前处理结果、后处理操作与计算密集型层操作并行执行的优化策略,进一步提升了融合新层的训练性能。实验结果显示,在面积增加6.4%、功耗增加10.3%的开销下,训练的前向阶段、反向阶段的性能分别实现了67.7%、77.6%的提升。

关键词：神经网络训练加速器卷积神经网络(CNN) 访存密集型层批归一化(BN)层

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面向物联网的通感算智融合:关键技术与未来展望

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电子与信息学报 2025年第4期47卷 888-908页

作者：王新奕费泽松周一青胡杰北京理工大学信息与电子学院北京100081 中国科学院计算技术研究所处理器国家重点实验室北京100190 中国科学院大学北京100049 电子科技大学信息与通信工程学院成都611731

智慧城市、智能工厂等物联网新兴业务对通信速率、感知精度、计算效率提出更高要求,算力网络的发展与通信网络内生感知与内生智能能力的挖掘为构建通信-感知-计算-智能融合的物联网奠定扎实基础。该文首先结合未来业务概述了物联网对通... 详细信息

智慧城市、智能工厂等物联网新兴业务对通信速率、感知精度、计算效率提出更高要求,算力网络的发展与通信网络内生感知与内生智能能力的挖掘为构建通信-感知-计算-智能融合的物联网奠定扎实基础。该文首先结合未来业务概述了物联网对通信、感知、计算、智能4个功能的需求;然后基于对物联网典型特征分析,阐述4项关键技术的技术原理、方法,提出通感算智一体物联网新范式,总结了相关技术的研究进展;最后探讨了技术挑战与未来研究方向。

关键词：通信-感知-计算-智能融合第6代移动通信系统物联网网络架构

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面向异构多核处理器的FPGA验证

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计算机研究与发展 2021年第12期58卷 2684-2695页

作者：李小波唐志敏李文计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院大学计算机科学与技术学院北京100049 上海处理器技术创新中心上海200120

随着处理器架构的发展,高性能异构多核处理器不断涌现.由于高性能异构多核处理器的设计十分复杂,为了降低设计风险,缩短验证周期,提前进行软件开发,复现硅后问题等,通常需要搭建现场可编程门阵列(field programmable gate array,FPGA)... 详细信息

随着处理器架构的发展,高性能异构多核处理器不断涌现.由于高性能异构多核处理器的设计十分复杂,为了降低设计风险,缩短验证周期,提前进行软件开发,复现硅后问题等,通常需要搭建现场可编程门阵列(field programmable gate array,FPGA)的原型验证平台,并基于FPGA平台开展种类繁多,功能各异的软硬协同验证和调试工作.提出的基于同构FPGA平台对异构多核高性能处理器的FPGA调试、验证方法,有效地利用了异构多核处理器的架构特征,同构FPGA的对称特点,以层次化的方法自顶向下划分FPGA,自底向上构建FPGA平台.结合差速桥、自适应延迟调节、内嵌的虚拟逻辑分析仪(virtual logic analyzer,VLA)等技术可快速完成FPGA平台的点亮(bring-up)和部署.所提出的多核互补,核间替换模拟的调试SHELL等方法可以快速完整地对目标高性能异构多核处理器进行FPGA验证.通过该FPGA原型验证平台,成功地完成了硅前验证,软硬件协同开发和测试,硅后问题复现工作,并为下一代处理器架构设计提供了快速的硬件平台.

关键词：异构多核 FPGA原型验证差速桥自适应延迟调节虚拟逻辑分析仪核间替换模拟

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深度卷积的软硬件协同优化设计与实现

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高技术通讯 2022年第7期32卷 696-707页

作者：齐豪刘少礼李威中国科学技术大学计算机科学与技术学院合肥230026 上海寒武纪信息科技有限公司上海201306 中国科学院计算技术研究所处理器芯片国家重点实验室北京100190

近年来,深度学习技术被广泛应用。由于移动设备同时受到算力和功耗的限制,很多轻量级的网络被提出,比如Xception、MobileNet系列等。在这些轻量级网络中,深度卷积的层数占网络中所有卷积层数的31%~50%,故如何优化深度卷积的运算是一个... 详细信息

近年来,深度学习技术被广泛应用。由于移动设备同时受到算力和功耗的限制,很多轻量级的网络被提出,比如Xception、MobileNet系列等。在这些轻量级网络中,深度卷积的层数占网络中所有卷积层数的31%~50%,故如何优化深度卷积的运算是一个值得研究的问题。通用中央处理器(CPU)、固定运算器长度的单指令多数据流(SIMD)处理器均无法高效处理神经网络中的各种规模的深度卷积,性能较低。针对这一问题,本文提出了一种软硬件结合的方法优化深度卷积的计算,通过一个多种权值传输模式的硬件架构设计,结合软件模式选择、数据拆分等优化方式,在提高运算效率的同时减少了访存量。实验结果表明,使用该方法实现的深度卷积加速器,相比通用CPU最大可达9.3倍的性能加速,相比运算器长度为64的单核SIMD处理器最大可达29.3倍的性能加速。

关键词：神经网络深度卷积加速器软硬件协同优化计算效率

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具有关键路径检测功能的脉冲触发器电路及应用

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计算机辅助设计与图形学学报 2019年第12期31卷 2197-2206页

作者：石瑞恺王昊杨梁章隆兵中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 中国科学院计算技术研究所微处理器研究中心北京100190 中国科学院大学计算机科学与技术学院北京100049 龙芯中科技术有限公司北京100190

由于在实际生产和工作过程中受到多种复杂因素的影响,集成电路的关键路径会发生不确定的变化.这导致时序分析结果出现较大偏差,芯片的硅前-硅后一致性难以保证.为此,提出一种具备关键路径检测功能的脉冲触发器电路.该电路复用功能模式... 详细信息

由于在实际生产和工作过程中受到多种复杂因素的影响,集成电路的关键路径会发生不确定的变化.这导致时序分析结果出现较大偏差,芯片的硅前-硅后一致性难以保证.为此,提出一种具备关键路径检测功能的脉冲触发器电路.该电路复用功能模式下的冗余锁存器作为影子锁存器,并在其数据输入端插入额外的传播延迟,使2个锁存器具有不同的建立时间裕量;再通过比较2个锁存器的采样值差异实现关键路径检测功能.HSPICE仿真结果表明,该电路实现了脉冲触发器的基本功能并且能够有效地检测出关键路径;与其他几种设计相比,该电路的面积开销较小且具备显著的功耗优化手段.最后,给出该电路的集成使用流程,使之应用到物理设计中.

关键词：关键路径时序检测脉冲触发器物理设计

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基于推测机制异构多核处理器容错方法与仿真

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系统仿真学报 2019年第12期31卷 2685-2695页

作者：余世干唐志敏叶笑春范东睿中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 中国科学院大学计算机控制与工程学院北京100049 先进微处理器技术国家工程实验室四川成都610218 阜阳师范大学信息工程学院安徽阜阳236041

异构多核是处理器重要方向之一,却面临着瞬态故障频发问题,传统TMR(三模冗余)是主要解决办法,但有效率低,功耗高特点,提出基于推测机制高性能容错调度算法FTSAS。各异构核独立执行任务,记录最先完成核的状态值,采用前向推测法继续执行... 详细信息

异构多核是处理器重要方向之一,却面临着瞬态故障频发问题,传统TMR(三模冗余)是主要解决办法,但有效率低,功耗高特点,提出基于推测机制高性能容错调度算法FTSAS。各异构核独立执行任务,记录最先完成核的状态值,采用前向推测法继续执行下一任务,采用多数一致原则,由落后的核完成结果比较,保障系统可靠性。仿真实验表明,FTSAS比当前容错方法平均性能提高了12.9%,注入200个错误时,具有相近的容错效果,但FTSAS平均执行性能提高了11.4%,平均功耗降低了15.8%。

关键词：异构多核处理器推测机制容错调度

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基于推测机制异构多核处理器容错方法与仿真

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新一代人工智能引领下的建模仿真技术国际工程科技高端论坛暨中国仿真大会2019

作者：余世干唐志敏叶笑春范东睿中国科学院计算技术研究所计算机体系结构国家重点实验室北京 100190 中国科学院大学计算机控制与工程学院北京 100049 先进微处理器技术国家工程实验室四川成都 610218 阜阳师范大学中国科学院计算技术研究所计算机体系结构国家重点实验室北京 100190 中国科学院大学计算机控制与工程学院北京 100049 先进微处理器技术国家工程实验室四川成都 610218 中国科学院计算技术研究所计算机体系结构国家重点实验室北京 100190 中国科学院大学计算机控制与工程学院北京 100049

异构多核是处理器重要方向之一,却面临着瞬态故障频发问题,传统TMR(三模冗余)是主要解决办法,但有效率低,功耗高特点,提出基于推测机制高性能容错调度算法FTSAS.各异构核独立执行任务,记录最先完成核的状态值,采用前向推测法继续执行下... 详细信息

异构多核是处理器重要方向之一,却面临着瞬态故障频发问题,传统TMR(三模冗余)是主要解决办法,但有效率低,功耗高特点,提出基于推测机制高性能容错调度算法FTSAS.各异构核独立执行任务,记录最先完成核的状态值,采用前向推测法继续执行下一任务,采用多数一致原则,由落后的核完成结果比较,保障系统可靠性.仿真实验表明,FTSAS 比当前容错方法平均性能提高了12.9％,注入200 个错误时,具有相近的容错效果,但FTSAS 平均执行性能提高了11.4％,平均功耗降低了15.8％.

关键词：异构多核处理器推测机制容错调度

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