检索结果-内蒙古大学图书馆

高技术通讯 2019年第5期29卷 413-422页

作者：许超陈华军郝守青卢新元章隆兵计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院计算技术研究所北京100190 中国科学院大学北京100049 龙芯中科技术有限公司北京100190

研究了扫描结构和测试捕获功耗优化技术,考虑到现有的测试捕获功耗优化技术会降低单个测试向量覆盖的故障点或存在硬件开销过大的问题,提出一种新的基于电路结构的测试捕获功耗优化方法。该方法充分利用芯片内部的电路结构,分析扫描单... 详细信息

研究了扫描结构和测试捕获功耗优化技术,考虑到现有的测试捕获功耗优化技术会降低单个测试向量覆盖的故障点或存在硬件开销过大的问题,提出一种新的基于电路结构的测试捕获功耗优化方法。该方法充分利用芯片内部的电路结构,分析扫描单元之间扇入扇出的关系,并根据分析结果规划扫描单元在捕获阶段的捕获顺序以及需要修改结构的扫描单元。根据扫描链的条数添加相应的时钟控制结构,并提出一种新的扫描单元结构来避免数据捕获违例问题,在不增加测试向量的前提下降低测试捕获功耗。在ITC’99基准电路上的实验结果表明,采用上述优化方法后扫描单元的替换率在50%左右,捕获阶段的功耗能降低40%以上,扫描链条数越多,优化效果越明显。

关键词：扫描单元电路结构测试捕获功耗时钟控制结构数据捕获违例

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基于授权机制的抗扫描旁路攻击方法研究

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高技术通讯 2020年第9期30卷 875-883页

作者：卢新元陈华军许超王剑计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院计算技术研究所北京100190 中国科学院大学北京100049 龙芯中科技术有限公司北京100190

研究了针对加密电路的扫描旁路攻击方法和安全扫描设计技术,考虑到现有的安全扫描设计存在故障覆盖率损失或者抵抗攻击性不足的问题,提出一种新的基于授权机制的抗扫描旁路攻击方法。该方法充分利用功能指令序列多样性和高复杂度的特点... 详细信息

研究了针对加密电路的扫描旁路攻击方法和安全扫描设计技术,考虑到现有的安全扫描设计存在故障覆盖率损失或者抵抗攻击性不足的问题,提出一种新的基于授权机制的抗扫描旁路攻击方法。该方法充分利用功能指令序列多样性和高复杂度的特点,通过功能指令序列对测试模式进行授权,将测试模式分为非安全测试模式和安全测试模式。非安全测试模式下,加密电路的密钥被屏蔽,无法通过扫描测试获取。安全测试模式下,加密电路可以进行正常的扫描测试。实验结果表明,采用上述基于授权机制的抗扫描旁路攻击方法的电路后,不仅可以保证安全测试模式下扫描测试故障覆盖率不变,而且非安全测试模式下攻击者无法通过现有的攻击方式获取密钥。同原始电路相比,该方法只需要添加极少的硬件电路,面积开销仅为0.3%。

关键词：扫描旁路攻击密钥功能指令安全测试模式扫描设计

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基于扫描链的可编程片上调试系统

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高技术通讯 2015年第6期25卷 584-592页

作者：陈华军娄卓阳王焕东刘慧王琳计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院计算技术研究所北京100190 中国科学院大学北京100049 龙芯中科技术有限公司北京100190

研究了用于检验硅后芯片的硅后调试技术,考虑到现有的硅后调试技术缺乏实时监测芯片内部运行状态的能力,导致故障诊断的结果很不准确,提出一种基于扫描链的新的可编程片上调试系统。该系统充分利用芯片的片上传输总线,通过添加极少的硬... 详细信息

研究了用于检验硅后芯片的硅后调试技术,考虑到现有的硅后调试技术缺乏实时监测芯片内部运行状态的能力,导致故障诊断的结果很不准确,提出一种基于扫描链的新的可编程片上调试系统。该系统充分利用芯片的片上传输总线,通过添加极少的硬件电路,使芯片能够实时监测自身的运行状态,并在满足程序设定的条件后,自动触发故障诊断模式。该系统充分利用芯片内建扫描链,通过控制扫描链实现对芯片内部状态精确配置和观测。此外,该系统通过片上时钟电路对调试时钟进行精确控制,保证各模式时钟切换的正确性,同时还支持实速测试,为时序分析和调试提供新途径。该系统已在最新一款龙芯高性能通用处理器芯片上得到成功应用。

关键词：硅后调试片上调试系统可编程可调试性设计故障诊断实速测试

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多核片上系统全局主动访存优化研究

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高技术通讯 2019年第3期29卷 203-212页

作者：李鹏曾露王焕东章隆兵计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院计算技术研究所北京100190 中国科学院大学北京100049 龙芯中科技术有限公司北京100095

本文提出了一种多核片上系统(MPSoC)全局主动访存调度优化方法(GPMS)来提升系统的访存性能。该方法利用IP(intellectual property)核的访存局部性和延迟容忍度,通过限制访存冲突的IP核使其在一个调度窗口内分别连续访问内存,从而减少访... 详细信息

本文提出了一种多核片上系统(MPSoC)全局主动访存调度优化方法(GPMS)来提升系统的访存性能。该方法利用IP(intellectual property)核的访存局部性和延迟容忍度,通过限制访存冲突的IP核使其在一个调度窗口内分别连续访问内存,从而减少访存冲突次数,同时不存在访存冲突的IP核在调度窗口内一直保持内存的使用权,从而可以充分发挥内存控制器端访存队列调度的自由度和DRAM的bank级并行性。实验结果表明,当IP核间访存冲突严重时,该方法相比访存队列调度方式可以提升1到2倍的访存带宽。

关键词：多核片上系统(MPSoC) 访存调度访存局部性延迟容忍度服务质量

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基于硬件cache锁机制的Java虚拟机即时编译器优化

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计算机研究与发展 2012年第S1期49卷 185-190页

作者：敖琪蔡嵩松王剑中国科学院计算机系统结构重点实验室北京100190 中国科学院计算技术研究所北京100190 中国科学院研究生院北京100049 龙芯中科技术有限公司北京100190

Java虚拟机即时编译器以方法为单位进行编译,编译器将字节码方法编译成可执行代码,并经过数据cache存入内存中,当再次执行到该代码段时,处理器需要从包含该代码段的内存区域取指令执行,如果该内存区域在数据cache中已经建立映射,就可以... 详细信息

Java虚拟机即时编译器以方法为单位进行编译,编译器将字节码方法编译成可执行代码,并经过数据cache存入内存中,当再次执行到该代码段时,处理器需要从包含该代码段的内存区域取指令执行,如果该内存区域在数据cache中已经建立映射,就可以直接从数据cache中读取数据,读数据的性能就会有大幅度的提高.但是编译生成的大量可执行代码在cache中频繁替换,当生成代码被替换出cache后,代码再次执行时处理器必须访问速度较慢的主存储器,成为编译器的性能瓶颈.设计并实现了硬件cache锁机制,提出了一种软硬件协同设计的即时编译方法.通过该方法,生成代码执行时的cache失效次数降低了6.9%,SPECjvm2008中程序最高获得了17.9%的性能提升,平均性能提升4.2%.

关键词： Java虚拟机即时编译器 cache锁机制

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众核处理器片上网络的层次化全局自适应路由机制

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计算机研究与发展 2016年第6期53卷 1211-1220页

作者：张洋王达叶笑春朱亚涛范东睿李宏亮谢向辉计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院大学计算机与控制学院北京100049 河北农业大学信息科学与技术学院河北保定071001 数学工程与先进计算国家重点实验室江苏无锡214125

Mesh和环拓扑结构以其实现简单、易于扩展的特点成为众核处理器片上网络应用最为广泛的拓扑结构.应用于Mesh结构中的健忘型路由算法在网络流量较大时影响片上网络的负载均衡,表现在降低吞吐量和增大数据包延迟.自适应算法中的本地自适... 详细信息

Mesh和环拓扑结构以其实现简单、易于扩展的特点成为众核处理器片上网络应用最为广泛的拓扑结构.应用于Mesh结构中的健忘型路由算法在网络流量较大时影响片上网络的负载均衡,表现在降低吞吐量和增大数据包延迟.自适应算法中的本地自适应算法和区域自适应算法均存在不同程度的短视现象,不适合大规模的Mesh结构,而目前全局自适应算法又由于路由计算量大而速度缓慢.提出一种新的层次化全局自适应路由机制,包括一个全局拥塞信息传播网络Roof-Mesh和一个层次化全局自适应路由算法(global hierarchical adaptive routing algorithm,GHARA).通过全局拥塞信息传播网络得到拥塞信息,GHARA采用全网分区逐级计算路由的方式,减少了全局路由的计算步骤,从而减少了平均数据包延迟、提升了饱和带宽.实验结果表明GHARA表现优于其他区域和全局自适应路由算法.在人工注入通信模式下,8×8 Mesh平均饱和带宽比全局自适应算法GCA提高10.7%,16×16Mesh平均饱和带宽比全局自适应算法GCA提高14.7%.在运行真实测试程序集SPLASH-2模式下,数据包延迟最高比GCA提高40%,平均提升14%.

关键词：众核处理器片上网络负载均衡全局拥塞信息传播网络层次化全局自适应路由算法 Roof-Mesh

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GPU-Hi:GPU RTL平台实现及效率分析

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高技术通讯 2022年第5期32卷 484-492页

作者：张立志赵士彭章隆兵计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院计算技术研究所北京100190 中国科学院大学北京100049

实现了寄存器传输级(RTL)图形处理器(GPU)研究平台——GPU-Hi。GPU-Hi支持OpenGL 2.0 API,支持统一着色器渲染架构,使用专用集成电路(ASIC)完成图形流水线的固定功能算法,使用单指令多线程(SIMT)架构流处理器完成图形流水线的可编程着... 详细信息

实现了寄存器传输级(RTL)图形处理器(GPU)研究平台——GPU-Hi。GPU-Hi支持OpenGL 2.0 API,支持统一着色器渲染架构,使用专用集成电路(ASIC)完成图形流水线的固定功能算法,使用单指令多线程(SIMT)架构流处理器完成图形流水线的可编程着色器模块。在使用28 nm工艺的情况下,该平台的物理设计面积为7.9μm^(2)。使用glmark2的测试集作为性能测试程序,完成了该平台的功能正确性验证,同时使用该测试集研究了3D图形应用的计算特性,并进行了GPU微结构级的性能分析。测试结果表明,图形应用的光栅化任务与像素着色任务不随图形应用分辨率等比例增大;同时GPU硬件的光栅化模块性能受着色程序处理能力与显存访问能力的影响。本平台的实现对GPU RTL平台的研究发展有重要的借鉴价值,本文中得到的结论对GPU性能优化具有重要参考意义,有力支持了GPU硬件研究的发展。

关键词：图形处理器(GPU) 性能分析 glmark2 流处理器集群

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稀疏队列中的动态发射机制及电路实现

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高技术通讯 2017年第5期27卷 389-397页

作者：刘臻王剑赵鹏飞丁健平计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院计算技术研究所北京100190 中国科学院大学北京100049 龙芯中科技术有限公司北京100095

针对多运算部件处理器中非流水多拍指令堵塞非相关指令的问题,提出了一种动态发射机制,该机制可以在发射当拍根据空闲运算部件数量同时选中并发射多条指令,不必提前为指令分配运算部件。动态发射稀疏队列基于一种快速的N选M电路,利用电... 详细信息

针对多运算部件处理器中非流水多拍指令堵塞非相关指令的问题,提出了一种动态发射机制,该机制可以在发射当拍根据空闲运算部件数量同时选中并发射多条指令,不必提前为指令分配运算部件。动态发射稀疏队列基于一种快速的N选M电路,利用电流的大小来表征指令在队列内驻留时间的长短,通过灵敏电流放大器实现快速的筛选,最后经过RS触发器调整波形,利用NMOS放电网络得到指令位置的掩码。动态发射队列解决了运算部件冲突问题,提高了每时钟周期执行指令数(IPC),最大程度发挥全局队列的效能,其中的调度电路使用SMIC 40nm工艺实现,通过Hspice仿真验证,该电路工作频率可达8GHz。

关键词：发射队列动态发射稀疏发射队列 N选M 灵敏放大器

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基于FPGA模拟片上多核处理器的新方法

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高技术通讯 2014年第7期24卷 661-668页

作者：陈新科黄帅王焕东吴瑞阳曾露计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院计算技术研究所北京100190 中国科学院大学北京100049 龙芯中科技术有限公司北京100190

为了解决使用现场可编程门阵列(FPGA)进行大规模片上多核处理器模拟的容量限制难题,提出了一种新颖的FPGA模拟方法。该方法通过混合真实的处理器核与伪造的处理器核,使用1个或2个FPGA即可模拟整个片上多核处理器,而且可以有效克服FPGA... 详细信息

为了解决使用现场可编程门阵列(FPGA)进行大规模片上多核处理器模拟的容量限制难题,提出了一种新颖的FPGA模拟方法。该方法通过混合真实的处理器核与伪造的处理器核,使用1个或2个FPGA即可模拟整个片上多核处理器,而且可以有效克服FPGA的容量限制问题,同时又不过多损害对多核处理器行为特征的有效模拟。用此方法实现了周期精确的全芯片模拟,并使用流片后的片上多核处理器芯片对此模拟方法进行了有效性验证。实验很容易地实现了50MHz以上的模拟速度,比基于相同设计的软件仿真快10万倍以上。模拟速度的大幅度提升,使得可以启动未经修改的Linux操作系统和运行完整的多用户SPEC CPU2006 train测试集。这种混合真实处理器核与伪造处理器核的模拟方法为片上多核处理器的功能验证和性能评估提供了一种简单高效的途径。

关键词：模拟仿真模型现场可编程门阵列(FPGA) 片上多核处理器伪造的处理器核

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跨平台系统级虚拟机的访存优化

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计算机研究与发展 2012年第S1期49卷 131-136页

作者：蔡嵩松刘奇沈海华章隆兵中国科学院计算机系统结构重点实验室北京100190 中国科学院计算技术研究所北京100190 中国科学院研究生院北京100049 龙芯中科技术有限公司北京100190

跨平台系统级虚拟机软件模拟访存操作效率低,严重影响了虚拟机的性能.为提高跨平台虚拟机访存效率,提出了一种使用宿主系统TLB硬件、加速跨平台系统级虚拟机访存地址转换的软硬件协同优化方法.该方法相对于软件访存模拟方法,有效利用了... 详细信息

跨平台系统级虚拟机软件模拟访存操作效率低,严重影响了虚拟机的性能.为提高跨平台虚拟机访存效率,提出了一种使用宿主系统TLB硬件、加速跨平台系统级虚拟机访存地址转换的软硬件协同优化方法.该方法相对于软件访存模拟方法,有效利用了宿主系统的硬件资源,提高了跨平台系统级虚拟机执行访存操作效率.实验结果表明该方法将虚拟机系统的整体性能提高了近15%.提出的方法已实际应用在龙芯系统级跨平台虚拟机中.

关键词：跨平台系统级虚拟机访存模拟地址转换页表 TLB

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