检索结果-内蒙古大学图书馆

计算机研究与发展 2010年第11期47卷 1928-1935页

作者：安明远孙秀明孙凝晖中国科学院计算技术研究所计算机系统结构重点实验室北京100190 中国科学院研究生院北京100190 中国科学院电子学研究所北京100190

传统的在线聚集方法为了避免执行中随机I/O导致的性能下降,假设数据本身近似随机分布于数据文件中,用顺序I/O来代替随机I/O.数据随机分布于数据文件的假设在很多实际的应用场景中是难以成立的,从而导致查询结果产生很大误差.提出了动态... 详细信息

传统的在线聚集方法为了避免执行中随机I/O导致的性能下降,假设数据本身近似随机分布于数据文件中,用顺序I/O来代替随机I/O.数据随机分布于数据文件的假设在很多实际的应用场景中是难以成立的,从而导致查询结果产生很大误差.提出了动态数据分片在线聚集算法DDPOA(dynamicdata-partitioned online aggregation),将整个数据集分片,对各个子数据集独立计算,线性组合子集结果进而得到全集最终结果,一方面降低了在线聚集对整体数据集随机分布的要求,提高了准确性,另一方面动态调整分片数量以改善I/O性能,缩短完成时间.真实系统负载上的实验表明:DDPOA与传统在线聚集相比,在完成时间相差不大的情况下准确性有了大幅提高.

关键词：数据库近似查询在线聚集采样动态分片

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曙光5000高性能计算机多播网络的设计

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电子学报 2011年第2期39卷 481-488页

作者：曹政王达伟刘新春孙凝晖中国科学院计算技术研究所国家智能计算机研究开发中心北京100190 中国科学院计算机系统结构重点实验室北京100190

本文介绍了曙光5000高性能计算机多播网络设计的关键技术.减少多播与单播/多播与多播间的网络竞争是降低多播延迟的主要途径之一,而无死锁则是保障多播操作正确完成的前提.为了解决死锁问题,本文提出了一种基于全局资源公告的死锁避免方... 详细信息

本文介绍了曙光5000高性能计算机多播网络设计的关键技术.减少多播与单播/多播与多播间的网络竞争是降低多播延迟的主要途径之一,而无死锁则是保障多播操作正确完成的前提.为了解决死锁问题,本文提出了一种基于全局资源公告的死锁避免方法;为了获得较低的多播延迟,本文充分利用胖树拓扑特点,提出了一种基于重载交换机去除的多播路径选择策略.测试结果表明,在网络重载情况下,相比于已有多播路径选择算法,本文的路径选择策略可以获得近三倍的性能提升.对于many-to-many多播通信,曙光5000多播网络可以获得90%以上的多播吞吐率.

关键词：高性能计算机多播死锁路由算法胖树

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一种类数据流驱动的分片式流处理器体系结构及其编程模型

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计算机研究与发展 2010年第9期47卷 1643-1653页

作者：徐光安虹许牧刘谷姚平任永青汪芳中国科学技术大学计算机科学与技术学院合肥230027 中国科学院计算机系统结构重点实验室(中国科学院计算技术研究所) 北京100190

考虑到半导体工艺发展带来的线延迟问题,分布式、分片式的处理器结构变得很有吸引力.在传统流处理器中,流控制器发射的控制信号在传递时存在长线延迟问题.传统流处理器的运算簇由众多的功能部件组成,由于运算簇间的通信是集中控制的,运... 详细信息

考虑到半导体工艺发展带来的线延迟问题,分布式、分片式的处理器结构变得很有吸引力.在传统流处理器中,流控制器发射的控制信号在传递时存在长线延迟问题.传统流处理器的运算簇由众多的功能部件组成,由于运算簇间的通信是集中控制的,运算簇间通信网络的线延迟可扩展性差.提出了一种分片式流处理器(TPA-PD)体系结构,它采用分布式的网络连接分片式的部件,避免了控制信号在传递过程中出现的长线延迟问题.在kernel级,TPA-PD使用类数据流的执行模型即显式数据流图执行,将指令间的依赖关系在指令中静态编码,把传统流处理器中运算簇间的集中通信变为动态发射、分布式的通信,利于结构扩展.解释了新的执行模型、指令集以及将流编程模型映射到新结构上.在时钟精确的模拟器上,实验分析了影响kernel级执行时间的软硬件因素,TPA-PD比传统流处理器在8个benchmark中平均获得了20%的加速比.

关键词：线延迟流处理器分片式类数据流驱动处理器结构

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时序敏感的3D IC绑定优化方法

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计算机辅助设计与图形学学报 2010年第11期22卷 2029-2036页

作者：王杰张磊李华伟韩银和李晓维梁华国合肥工业大学计算机与信息学院合肥230009 中国科学院计算机系统结构重点实验室中国科学院计算技术研究所北京100190

工艺波动下3D IC的成品率受绑定策略的影响较大.为了减少不当绑定造成的成品率损失,提出一种基于关键通路时延的3D IC绑定优化方法.通过绑定前时延测量得到待绑定芯片各层的时序特性,利用不同层上的通路进行时延互补,使用"好"... 详细信息

工艺波动下3D IC的成品率受绑定策略的影响较大.为了减少不当绑定造成的成品率损失,提出一种基于关键通路时延的3D IC绑定优化方法.通过绑定前时延测量得到待绑定芯片各层的时序特性,利用不同层上的通路进行时延互补,使用"好"的芯片挽救"坏"的芯片;把最大成品率问题抽象成二分图的最大匹配问题,提出了分级和啮合两种绑定优化算法,采用增广路经算法进行求解.实验结果表明,相对于不考虑工艺波动的随机绑定方法,采用文中方法有效地提高了3D IC的成品率.

关键词： 3D IC 绑定时延测量关键通路成品率

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嵌入式处理器中的寄存器堆延迟写回技术

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计算机辅助设计与图形学学报 2009年第8期21卷 1182-1188页

作者：凡启飞张戈徐翠萍中国科学技术大学计算机科学技术系合肥230027 中国科学院计算机系统结构重点实验室北京100190 中国科学院计算技术研究所北京100190

为了降低嵌入式处理器中寄存器堆的功耗,提出一种基于限制取指的寄存器堆延迟写回技术.对于嵌入式处理器,传统的寄存器堆延迟写回技术带来的效果并不明显,文中根据处理器前端比后端快的特点,采用限制取指技术提高寄存器堆延迟写回的效果... 详细信息

为了降低嵌入式处理器中寄存器堆的功耗,提出一种基于限制取指的寄存器堆延迟写回技术.对于嵌入式处理器,传统的寄存器堆延迟写回技术带来的效果并不明显,文中根据处理器前端比后端快的特点,采用限制取指技术提高寄存器堆延迟写回的效果,不仅大幅度地消除了对寄存器堆不必要的写操作,同时也降低了处理器前端的功耗.FPGA平台上的实验结果表明:在不影响程序性能的情况下,应用该技术后,EEMBC程序对定点寄存器堆的写操作减少了35%,对ICache的访问减少了15%,且没有额外的开销.

关键词：嵌入式处理器寄存器堆限制取指延迟写回

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一种基于最小调试边界的断点自动生成技术

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软件学报 2013年第7期24卷 1455-1468页

作者：李丰霍玮陈聪明李龙衷璐洁冯晓兵计算机体系结构国家重点实验室(中国科学院计算技术研究所)

时至今日,调试仍然占据软件开发过程中近70%的时间;以断点的设置和检查为基础的传统交互式调试依旧是实际工作中最常用的错误定位手段.日常调试过程中,断点的选择和调试的效率主要依赖于调试人员自身的经验以及对所调试程序的理解程度.... 详细信息

时至今日,调试仍然占据软件开发过程中近70%的时间;以断点的设置和检查为基础的传统交互式调试依旧是实际工作中最常用的错误定位手段.日常调试过程中,断点的选择和调试的效率主要依赖于调试人员自身的经验以及对所调试程序的理解程度.提出一种基于最小调试边界的断点自动生成方法.最小调试边界描述了一个由程序执行轨迹上一组轨迹点构成的结合.该集合具有对错误传播的阻隔性,以及所对应的程序状态规模最小化的特征.受益于最小调试边界(minimum debugging frontier set,简称MDFS)的错误阻隔性,一旦查明其上的程序状态是否符合设计预期,即可确定错误触发位置与该MDFS在程序执行轨迹上的先后顺序,将错误触发的范围限定在MDFS的一侧.而状态规模的最小化也减轻了用户检查断点处语句实例的开销.为评价断点质量,还制定了一组断点评价标准,用于考量断点与程序失效之间的关联性、断点本身的易判性以及对调试收敛的帮助.实验结果表明,采用该方法生成的断点具有检查开销低、加速调试收敛等优势;采用所提供的断点的调试流程,与基于经典错误定位方法的流程相比,能以更低的人工开销定位更多的错误.

关键词：调试断点最小调试边界错误定位依赖分析

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图分类研究综述

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软件学报 2022年第1期33卷 171-192页

作者：王兆慧沈华伟曹婍程学旗中国科学院计算技术研究所数据智能系统研究中心北京100190 中国科学院计算技术研究所网络数据科学与技术重点实验室北京100190 中国科学院大学北京100049

图数据广泛存在于现实世界中,可以自然地表示复合对象及其元素之间的复杂关联.对图数据的分类是一个非常重要且极具挑战的问题,在生物/化学信息学等领域有许多关键应用,如分子属性判断,新药发现等.但目前尚缺乏对于图分类研究的完整综述... 详细信息

图数据广泛存在于现实世界中,可以自然地表示复合对象及其元素之间的复杂关联.对图数据的分类是一个非常重要且极具挑战的问题,在生物/化学信息学等领域有许多关键应用,如分子属性判断,新药发现等.但目前尚缺乏对于图分类研究的完整综述.首先给出图分类问题的定义和该领域的挑战;然后梳理分析了两类图分类方法—基于图相似度计算的图分类方法和基于图神经网络的图分类方法;接着给出了图分类方法的评价指标、常用数据集和实验结果对比;最后介绍了图分类常见的实际应用场景,展望了图分类领域的未来研究方向并对全文进行总结.

关键词：图分类图核图卷积图池化图神经网络

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基于软硬协同的程序运行时安全保护机制

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计算机学报 2023年第1期46卷 180-201页

作者：李亚伟章隆兵张福新王剑计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院计算技术研究所北京100190 中国科学院大学北京100049

内存篡改(Memory Corruption)是现代各类攻击的主要原因,通过修改内存中的数据,达到劫持控制流的目的.使用不安全语言暴露内存细节给开发者,导致很多的敏感数据可以任意被修改.现有的解决方案针对安全攻击主要包括两个方面,软件检查和... 详细信息

内存篡改(Memory Corruption)是现代各类攻击的主要原因,通过修改内存中的数据,达到劫持控制流的目的.使用不安全语言暴露内存细节给开发者,导致很多的敏感数据可以任意被修改.现有的解决方案针对安全攻击主要包括两个方面,软件检查和硬件机制保护.基于软件检查的机制虽然灵活,但是存在严重的性能问题.基于硬件的方法可以大幅度解决性能问题,而且要比软件的方式安全性更高.因此提出了很多的硬件相关的保护机制.但现有的硬件机制大都仅仅针对单一的攻击,而且缺乏灵活性.在本文中,我们提出了一种软硬件结合的解决方案,通过对程序运行时敏感数据进行加密隐藏,在访问这些敏感数据时进行解密,然后做安全检查,判断敏感数据是否被修改.在硬件实现上,本文设计了安全的Load和Store类指令,以及硬件加密解密模块.同时在软件编译器上对此类安全指令支持,针对不同的使用场景提出了两种安全策略:全局约束策略和上下文执行约束策略.相比于前者,后者提供了更加严格的约束,可适用于安全度更高的程序保护.本文的安全机制能够抵御多种攻击向量,比如针对CFI类攻击,最近的DOP攻击,GOT表和虚函数表指针感染攻击等.还可以抵御缓冲区溢出类的攻击,支持信息隐藏等.通过SPEC2006的测试程序表明,本文提出的安全机制性能损耗仅仅为4.5%.

关键词：内存篡改敏感数据加解密运行时保护

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结合ATPG和SAT的无界模型检验前像计算方法

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计算机辅助设计与图形学学报 2007年第3期19卷 376-380页

作者：刘领一赵阳吕涛李华伟李晓维中国科学院计算机系统结构重点实验室中国科学院计算技术研究所计算机先进测试技术实验室北京100080中国科学院研究生院北京100049 中国科学院计算技术研究所计算机先进测试技术实验室北京100080

提出一种无界模型检验的前像计算方法,该方法有效地结合ATPG和SAT引擎,充分利用引擎各自的优点.SAT用来判断是否已经穷尽所有解;每次SAT枚举出一个前像解后,采用一个专门的ATPG过程减少状态变量上的赋值,从而减少前像解的总个数,加快后... 详细信息

提出一种无界模型检验的前像计算方法,该方法有效地结合ATPG和SAT引擎,充分利用引擎各自的优点.SAT用来判断是否已经穷尽所有解;每次SAT枚举出一个前像解后,采用一个专门的ATPG过程减少状态变量上的赋值,从而减少前像解的总个数,加快后面的不动点迭代处理.最后通过在ISCAS89和ITC99电路上的实验证明了文中方法的有效性.

关键词：形式验证无界模型检验前像计算自动化测试激励生成布尔可满足性问题

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一种缓解多线程访存干扰的VRB内存机制

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计算机研究与发展 2015年第11期52卷 2577-2588页

作者：高珂范东睿刘志勇计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院大学北京100049 北京市移动计算和新型终端重点实验室(中国科学院计算技术研究所) 北京100190

目前处理器通过持续增加核数和同时执行的线程数来提高系统性能.但是,增加共享内存的处理器核数和线程数会使得存储器中的行缓存(row-buffer,RB)命中率下降,造成存储器访问功耗增加和访存延迟增加.设计并开发了一种细粒度的victim row-b... 详细信息

目前处理器通过持续增加核数和同时执行的线程数来提高系统性能.但是,增加共享内存的处理器核数和线程数会使得存储器中的行缓存(row-buffer,RB)命中率下降,造成存储器访问功耗增加和访存延迟增加.设计并开发了一种细粒度的victim row-buffer(VRB)内存机制系统来解决此问题.VRB机制提供附加的行缓存(VRB),暂时缓存由于行缓存(RB)冲突而从行缓存(RB)逐出的数据,以备后续可能的访问.这种机制缓解了多线程冲突,增加了DRAM中行缓存数据的重用率,避免了不必要的内存数据阵列的访问、行激活和预充电、数据传输等电路动作,可以通过少量的硬件代价提高内存系统的性能,并节约系统的功耗消耗.通过时序精确的全系统模拟器实验,对比8核的Intel Xeon处理器,所提出的VRB机制可以达到最高17.6%(平均8.7%)的系统级吞吐率改善、最高142.9%(平均51.4%)的行缓存命中率改善以及最高17.6%(平均9.2%)的系统功耗改善.

关键词： DRAM结构设计行缓存功耗消耗多线程 VRB机制

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