检索结果-内蒙古大学图书馆

计算机学报 2011年第5期34卷 924-930页

作者：朱晓静中国科学院计算技术研究所计算机系统结构重点实验室北京龙芯中科技术服务中心有限公司

晶体管工艺的持续发展导致片上处理器数的逐渐增多,片上系统的核间通信要求吞吐量高、延时低、可扩展性好,传统的片上总线和crossbar互连结构已无法满足片上系统的通信需求,为此研究者提出新的片上互连结构,称为片上网络.为满足片上网... 详细信息

晶体管工艺的持续发展导致片上处理器数的逐渐增多,片上系统的核间通信要求吞吐量高、延时低、可扩展性好,传统的片上总线和crossbar互连结构已无法满足片上系统的通信需求,为此研究者提出新的片上互连结构,称为片上网络.为满足片上网络的特有通信需求,提出了一种可扩展的拓扑结构Rgrid及其路由算法DR,它缩短了片上处理器间的平均距离并且比Torus结构容易实现.作者在龙芯用户级模拟器上分别实现Mesh和Rgrid结构,运行Splash2并行测试程序集比较这两种结构的性能优劣.运行程序结果表明,Splash2程序在Rgrid结构中运行得到的IPC比在Mesh结构增加了0.5%~148%,Rgrid结构的平均延时比Mesh小5%~81%.

关键词：拓扑结构片上网络可扩展性能优化

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多核系统共享内存资源分配和管理研究

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计算机学报 2015年第5期38卷 1020-1034页

作者：高珂陈荔城范东睿刘志勇中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 中国科学院大学北京100049 中国科学院计算技术研究所移动计算与新型终端北京市重点实验室北京100190

对于共享内存资源的多核系统来说,分配和管理有限的内存资源是一个非常重要且具有挑战性的问题.随着处理器核数的快速增长,不同线程间的访存请求对系统中共享内存的竞争也愈发激烈,由此导致的对系统性能和系统公平性的影响也更加显著.... 详细信息

对于共享内存资源的多核系统来说,分配和管理有限的内存资源是一个非常重要且具有挑战性的问题.随着处理器核数的快速增长,不同线程间的访存请求对系统中共享内存的竞争也愈发激烈,由此导致的对系统性能和系统公平性的影响也更加显著.为了缓解这一问题,除了增加可用共享资源外,公平高效地管理和利用共享内存资源至关重要.在各类共享资源中,对系统性能影响最大的是共享Cache和DRAM.文中将这两级共享内存资源的分配和管理研究归结为三个重要方面,包括共享缓存分区、访存请求调度以及地址映射优化,并从优化系统吞吐率和公平性方面分析总结了一系列共享缓存分区策略,从缓解多线程对DRAM的竞争和相互干扰方面分析概括了一系列访存调度算法和地址映射策略.最后对共享内存资源未来的研究和发展做了总结和展望.

关键词：多核系统共享缓存缓存分区动态随机存储器访存调度地址映射

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乱序执行机器上的load指令调度

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计算机科学 2007年第11期34卷 298-300,F0003页

作者：周谦冯晓兵张兆庆中国科学院计算技术研究所系统结构重点实验室北京100080

随着处理器和存储器速度差距的不断拉大,访存指令尤其是频繁cache miss的指令成为影响性能的重要瓶颈。编译器由于无法得知访存指令动态执行的拍数,一般假定这些指令的延迟为cache命中或者cache miss的延迟,所以并不准确。我们引入cache... 详细信息

随着处理器和存储器速度差距的不断拉大,访存指令尤其是频繁cache miss的指令成为影响性能的重要瓶颈。编译器由于无法得知访存指令动态执行的拍数,一般假定这些指令的延迟为cache命中或者cache miss的延迟,所以并不准确。我们引入cache profiling技术来收集访存指令运行时的cache miss或者命中的信息,利用这些信息来计算访存的延迟。乱序机器上硬件的指令调度对于发射窗口内的指令能进行很好的动态调度,编译器则对更长的范围内的指令调度更有优势。在reorder buffer中cache miss一旦发生,容易引起reorder buffer满,导致流水线阻塞。调度容易cache miss的指令,使其并行执行,从而隐藏cache miss的长延迟,就可以提高程序性能。因此,我们针对load指令,一方面修改频繁miss的指令的延迟,一方面修改调度策略,提高存储级并行度。实验证明,我们的调度对于bzip2有高达4.8%的提升,art有4%的提升,整体平均提高1.5%。

关键词：指令调度 cache profiling 存储级并行

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超大规模集成电路可调试性设计综述

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计算机研究与发展 2012年第1期49卷 21-34页

作者：钱诚沈海华陈天石陈云霁中国科学院计算机系统结构重点实验室北京100190 中国科学院计算技术研究所微处理器技术研究中心北京100190 中国科学院研究生院北京100049

随着硬件复杂度的不断提高和并行软件调试的需求不断增长,可调试性设计已经成为集成电路设计中的重要内容.一方面,仅靠传统的硅前验证已经无法保证现代超大规模复杂集成电路设计验证的质量,因此作为硅后验证重要支撑技术的可调试性设计... 详细信息

随着硬件复杂度的不断提高和并行软件调试的需求不断增长,可调试性设计已经成为集成电路设计中的重要内容.一方面,仅靠传统的硅前验证已经无法保证现代超大规模复杂集成电路设计验证的质量,因此作为硅后验证重要支撑技术的可调试性设计日渐成为大规模集成电路设计领域的研究热点.另一方面,并行程序的调试非常困难,很多细微的bug无法直接用传统的单步、断点等方法进行调试,如果没有专门的硬件支持,需要耗费极大的人力和物力.全面分析了现有的可调试性设计,在此基础上归纳总结了可调试性设计技术的主要研究方向并介绍了各个方向的研究进展,深入探讨了可调试性结构设计研究中的热点问题及其产生根源,给出了可调试性结构设计领域的发展趋势.

关键词：调试验证硅后验证并行程序调试可调试性设计

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基于遗传算法的全芯片级覆盖率驱动随机验证技术

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计算机研究与发展 2009年第10期46卷 1612-1625页

作者：沈海华王朋宇卫文丽郭崎中国科学院计算机系统结构重点实验室北京100190 中国科学院计算技术研究所微处理器技术研究中心北京100190 中国科学院研究生院北京100049

随机测试生成技术是当今大规模集成电路仿真验证流程中的重要支撑技术.覆盖率驱动的随机测试生成方法是目前该领域研究的热点.遗传算法具有部分优化问题的黑盒特性,不需要了解问题的太多先验知识,适合处理黑盒优化问题.因此,将遗传算法... 详细信息

随机测试生成技术是当今大规模集成电路仿真验证流程中的重要支撑技术.覆盖率驱动的随机测试生成方法是目前该领域研究的热点.遗传算法具有部分优化问题的黑盒特性,不需要了解问题的太多先验知识,适合处理黑盒优化问题.因此,将遗传算法应用在覆盖率反馈驱动随机测试生成时,不需要复杂的领域先验知识,节约了大量的专家时间,提高了验证的自动化程度.分析了各种基于遗传算法的覆盖率驱动的随机测试生成方法,并在此基础上设计和实现了基于遗传算法的全芯片级覆盖率驱动随机验证平台.该平台被实际应用在龙芯处理器的验证中,实验结果表明,平台有效提高了验证效率.

关键词：验证大规模集成电路随机测试生成覆盖率驱动的测试生成遗传算法

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机载SAR实时成像系统中的数据可视化研究

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计算机研究与发展 2003年第1期40卷 26-32页

作者：王堃章立生王宏安王贞松韩承德戴国忠中国科学院软件研究所人机交互技术与智能信息处理实验室北京100080 中国科学院计算技术研究所计算机系统结构研究室北京100080

SAR实时成像系统在国防等很多领域都有着重要的应用 ,系统对数据可视化方面的要求也越来越高 ,但目前国内对SAR实时成像系统的数据可视化方面的研究还不多提出了一种针对SAR实时成像系统的新的数据可视化方案 ,并已在实际的飞行成像中... 详细信息

SAR实时成像系统在国防等很多领域都有着重要的应用 ,系统对数据可视化方面的要求也越来越高 ,但目前国内对SAR实时成像系统的数据可视化方面的研究还不多提出了一种针对SAR实时成像系统的新的数据可视化方案 ,并已在实际的飞行成像中得到了检验新方案实时提供的信息更全面、更直观、可分析性更强 ,具有较强的信息表现能力和双向实时交互能力 ,能够较好地辅助对图像的在线分析

关键词：机载SAR 实时成像系统数据可视化合成孔径雷达缩略图

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ParaC:面向GPU平台的图像处理领域的编程框架

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软件学报 2017年第7期28卷 1655-1675页

作者：卢兴敬刘雷贾海鹏冯晓兵武成岗体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院大学北京100049

GPGPU加速器是当前提高图像处理算法性能的主流加速平台,但在GPGPU平台上,同一个程序充分利用硬件体系结构特征和软件特征的优化版本与简单实现版本在性能上会有数量级的差异.GPGPU加速器具有多维多层的大量执行线程和层次化存储体系结... 详细信息

GPGPU加速器是当前提高图像处理算法性能的主流加速平台,但在GPGPU平台上,同一个程序充分利用硬件体系结构特征和软件特征的优化版本与简单实现版本在性能上会有数量级的差异.GPGPU加速器具有多维多层的大量执行线程和层次化存储体系结构,后者的不同层次具有不同的容量、带宽、延迟和访问权限.同时,图像处理应用程序具有复杂的计算操作、边界处理规则和数据访问特性.因此,任务的并发执行模式、线程的组织方式和并发任务到设备的映射不仅影响到程序的并发度、调度、通信和同步等特性,而且也会影响到访存的带宽、延迟等.因此,GPGPU平台上的程序优化是一个困难、复杂且效率较低的过程.提出基于语言扩展的领域编程模型:Para *** C编程环境利用高层语言扩展描述的程序语义信息,自动分析获取应用程序的操作信息、并发任务间的数据重用信息和访存信息等程序特征,同时结合硬件平台特征,利用基于领域先验知识驱动的编译优化模型自动生成GPGPU平台上的优化代码,最后,利用源源变换编译器生成标准Open CL程序.在测试用例上的实验结果表明,ParaC在GPGPU平台上自动生成的优化版本相对于手工优化版本的加速比最高达到3.22倍,但代码行数只是后者的1.2%~39.68%.

关键词：图像处理通用GPU加速器领域编程语言编译优化源源变换

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一种基于页面级流缓存结构的流检测和预取算法

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计算机研究与发展 2009年第10期46卷 1758-1767页

作者：刘立陈明宇包云岗许建卫樊建平中国科学院计算技术研究所体系结构重点实验室北京100190 中国科学院研究生院北京100049

为了提高网络内存的访存性能,基于一种页面级流缓存和预取结构提出了可变步长的带状流检测算法VSS(variable stride stream)和基于时钟步长的流预取优化算法来优化网络访存性能.带状流检测算法解决了固定步长流检测下循环访问中虚拟页... 详细信息

为了提高网络内存的访存性能,基于一种页面级流缓存和预取结构提出了可变步长的带状流检测算法VSS(variable stride stream)和基于时钟步长的流预取优化算法来优化网络访存性能.带状流检测算法解决了固定步长流检测下循环访问中虚拟页地址的跳跃问题,消除了断流,可以有效提高流检测的覆盖率.基于时钟步长的流预取优化动态调整预取长度,可以解决有些预取不能及时取回的问题,进一步提高预取性能.通过和顺序预取算法的比较可以看出,VSS算法可以实现高准确率、低通信开销的预取.通过模拟分析了这种流缓存和预取机制在网络访存系统中的应用,验证了以少量性能下降换取灵活的远程内存扩展方法的可行性.

关键词：流检测结构预取算法

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融合上下文信息的篇章级事件时序关系抽取方法

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计算机研究与发展 2021年第11期58卷 2475-2484页

作者：王俊史存会张瑾俞晓明刘悦程学旗中国科学院计算技术研究所数据智能系统研究中心北京100190 中国科学院网络数据科学与技术重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院大学北京100049

事件时序关系抽取是一项重要的自然语言理解任务,可以广泛应用于诸如知识图谱构建、问答系统等任务.已有事件时序关系抽取方法往往将该任务视为句子级事件对的分类问题,而基于有限的局部句子信息导致其抽取的事件时序关系的精度较低,且... 详细信息

事件时序关系抽取是一项重要的自然语言理解任务,可以广泛应用于诸如知识图谱构建、问答系统等任务.已有事件时序关系抽取方法往往将该任务视为句子级事件对的分类问题,而基于有限的局部句子信息导致其抽取的事件时序关系的精度较低,且无法保证整体时序关系的全局一致性.针对此问题,提出一种融合上下文信息的篇章级事件时序关系抽取方法,使用基于双向长短期记忆(bidirectional long short-term memory,Bi-LSTM)的神经网络模型学习文章中事件对的时序关系表示,再利用自注意力机制融入上下文中其他事件对信息,从而得到更丰富的事件对时序关系表示用于时序关系分类.通过TB-Dense(timebank dense)和MATRES(multi-axis temporal relations for start-points)数据集的实验表明:此方法能够取得比当前主流的句子级方法更佳的抽取效果.

关键词：事件时序关系抽取时序关系分类事件关系识别自注意力双向长短期记忆

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基于PPR模型的稀疏矩阵向量乘及卷积性能优化研究

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计算机研究与发展 2021年第3期58卷 445-457页

作者：谢震谭光明孙凝晖计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院计算技术研究所北京100190 中国科学院大学计算机与控制学院北京100049

稀疏矩阵向量乘和卷积作为高性能计算的两大计算核心,是非规则和规则访存的典型代表.目前已经做了许多针对性的优化工作,但是对于大量运行着不同指令集和拥有不同计算和访存性能的机器,仍然无法判定在特定的体系结构下导致性能效率无法... 详细信息

稀疏矩阵向量乘和卷积作为高性能计算的两大计算核心,是非规则和规则访存的典型代表.目前已经做了许多针对性的优化工作,但是对于大量运行着不同指令集和拥有不同计算和访存性能的机器,仍然无法判定在特定的体系结构下导致性能效率无法被完全释放的主要原因及性能瓶颈,同时也很难准确预测出程序在特定机器上可达到的最佳性能.通过使用性能模型方法,建模程序在真实机器上的运行细节,可以得出更加精确的性能预测,并且根据模型输出的反馈信息提出针对性的优化指导.提出了PPR(probability-process-ram)模型,并在一个通用处理器上建模程序内指令执行和数据传输开销,其中包括使用模型预测各种指令数量及内存层次之间的数据传输大小去分析程序各个阶段的性能瓶颈,并且根据模型反馈的信息提出优化方案以及优化后的性能期望.最终使用PPR建模和优化2个计算核心,同时也比较了与常用的Roofline和ECM模型的区别.

关键词：性能模型反馈优化稀疏矩阵向量乘卷积 cache模拟器

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