检索结果-内蒙古大学图书馆

计算机工程与设计 2008年第7期29卷 1600-1602,1605页

作者：张华高陈岚中国科学院计算技术研究所计算机系统结构重点实验室中国科学院微电子研究所北京100029

在高速I/O接口的设计中,DDR源同步接口的应用越来越广泛,因其在相同时钟频率下的数据带宽是SDR接口的两倍。由于DDR接口电路时序的复杂性,对其进行正确的时序约束也成为静态时序分析中的一个难点。结合曙光5000ASIC中的chipset芯片,详... 详细信息

在高速I/O接口的设计中,DDR源同步接口的应用越来越广泛,因其在相同时钟频率下的数据带宽是SDR接口的两倍。由于DDR接口电路时序的复杂性,对其进行正确的时序约束也成为静态时序分析中的一个难点。结合曙光5000ASIC中的chipset芯片,详细介绍了DDR源同步接口的设计,并且利用Synopsys公司的静态时序分析软件PrimeTime,对DDR接口接收端和发送端的时序约束方法进行了具体的分析说明。

关键词： DDR接口源同步静态时序分析时序约束数字集成电路

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基于共享物理存储空间的松耦合存储管理机制

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计算机工程 2008年第6期34卷 77-79页

作者：陈军苗艳超周应超马捷杨晓君中国科学院计算技术研究所国家智能计算机研究开发中心北京100080 中国科学院计算技术研究所计算机系统结构重点实验室北京100080 中国科学院研究生院北京100039

引入一种NUMA多处理器原型系统,分析该系统上的操作系统对物理内存管理的特点。基于该系统设计和实现了一个全局共享内存系统,使操作系统充分利用整个系统上的物理内存,减少应用程序的执行时间。实验结果表明,该系统能够更好地支持存储... 详细信息

引入一种NUMA多处理器原型系统,分析该系统上的操作系统对物理内存管理的特点。基于该系统设计和实现了一个全局共享内存系统,使操作系统充分利用整个系统上的物理内存,减少应用程序的执行时间。实验结果表明,该系统能够更好地支持存储密集型应用。

关键词：机群松耦合存储管理全局共享内存系统

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基于全局地址空间的高效I/O虚拟化方法研究

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小型微型计算机系统 2011年第11期32卷 2274-2279页

作者：李波孟丹霍志刚中国科学院计算技术研究所国家智能计算机研究开发中心北京100190 中国科学院计算机系统结构重点实验室北京100190 中国科学院研究生院北京100049

针对多操作系统核心下网络I/O资源的高效共享问题,提出的基于全局地址空间的I/O虚拟化方法.方法采用了半虚拟化的设计思想,基于全局地址空间支持,主、从核心在通信的关键路径上均可对网络设备直接发起I/O操作,从而获得最佳的I/O虚拟化性... 详细信息

针对多操作系统核心下网络I/O资源的高效共享问题,提出的基于全局地址空间的I/O虚拟化方法.方法采用了半虚拟化的设计思想,基于全局地址空间支持,主、从核心在通信的关键路径上均可对网络设备直接发起I/O操作,从而获得最佳的I/O虚拟化性能.本文以HPP结构为实例,研究了将提出的I/O虚拟化方法应用到HPP结构下对InfiniBand网络进行虚拟化的关键技术,实现了从核心I/O通信时的OS旁路和主核心旁路.对曙光6000原型系统的测试表明,在主、从核心配置相同的情况下,从核心使用虚拟化InfiniBand的通信性能与主核心相当,I/O虚拟化对应用性能的影响小于2%.

关键词：多核心 HPP结构全局地址空间 OS-bypass 半虚拟化

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曙光5000芯片组系统级功能验证平台

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计算机工程与科学 2009年第11期31卷 37-39,44页

作者：刘涛王凯李晓民安学军中国科学院计算技术研究所北京100190 中国科学院计算机系统结构重点实验室北京100190 中国科学院研究生院北京100049

曙光5000芯片组是曙光5000计算单元中的系统控制器,它通过HT接口连接两颗CPU并提供高速网络通信能力。为了确保曙光5000芯片组的功能正确性,我们为其设计了系统级功能验证平台SVP。SVP采用分层结构对系统进行建模,通过对本地计算单元的... 详细信息

曙光5000芯片组是曙光5000计算单元中的系统控制器,它通过HT接口连接两颗CPU并提供高速网络通信能力。为了确保曙光5000芯片组的功能正确性,我们为其设计了系统级功能验证平台SVP。SVP采用分层结构对系统进行建模,通过对本地计算单元的系统软件行为、硬件平台功能以及远程计算单元的网络行为进行模拟,提供了接近真实系统的验证环境。在曙光5000芯片组的验证过程中,SVP发现并排除了逻辑设计中的大多数功能错误,通过并行验证加速了验证覆盖率的收敛过程。

关键词：芯片组功能验证建模模拟覆盖率

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片上多核处理器的结构级功耗建模与优化技术研究

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自然科学进展 2009年第12期19卷 1398-1409页

作者：张戈胡伟武黄琨曾洪博王君中国科学院计算技术研究所微处理器中心中国科学院计算机系统结构重点实验室北京100190

功耗是导致片上多核处理器出现故障的重要诱因,也是片上多核处理器设计的重要制约因素。如何降低多核处理器的功耗并提高处理器能量效率,具有很大的研究意义与探索空间。文中主要从体系结构设计者的角度,并结合电路实现,研究并总结纳米... 详细信息

功耗是导致片上多核处理器出现故障的重要诱因,也是片上多核处理器设计的重要制约因素。如何降低多核处理器的功耗并提高处理器能量效率,具有很大的研究意义与探索空间。文中主要从体系结构设计者的角度,并结合电路实现,研究并总结纳米级工艺下片上多核处理器的功耗建模与评估方法,及其不同构件的低功耗优化技术。通过提出创新高效的多核处理器结构级功耗评估方法及其模拟平台,提高多核结构功耗模拟的准确性与灵活性,并以此为依托,开展处理器核、片上网络、片上存储及其一致性协议的各方面优化,寻求提高多核处理器功耗有效性的微体系结构,为国产多核处理器的低功耗设计提供一定借鉴与参考。

关键词：片上多核处理器功耗建模功耗评估低功耗结构

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时序窗口和米勒因数在串扰时序分析中的应用

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计算机工程与设计 2008年第4期29卷 942-944,948页

作者：刘力轲中国科学院计算技术研究所计算机系统结构重点实验室北京100080 中国科学院研究生院北京100080

介绍了在对芯片进行静态时序分析过程中,使用时序窗口的方法,滤除对延时无影响的串扰情况。利用米勒等效去耦方法精确计算导线延时,并根据线间信号变化情况计算确定米勒因数。借此完成串扰对信号延迟影响的分析,实现分析的高精确度,帮... 详细信息

介绍了在对芯片进行静态时序分析过程中,使用时序窗口的方法,滤除对延时无影响的串扰情况。利用米勒等效去耦方法精确计算导线延时,并根据线间信号变化情况计算确定米勒因数。借此完成串扰对信号延迟影响的分析,实现分析的高精确度,帮助设计者在设计过程中发现并合理解决信号完整性问题。

关键词：时序窗口米勒因数串扰延时信号完整性

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基于VPM和随机激励的处理器核仿真建模

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计算机工程 2010年第20期36卷 19-21,24页

作者：许彤张仕健吕涛中国科学院计算技术研究所微处理器中心北京100190 中国科学院研究生院北京100049 中国科学院计算技术研究所计算机系统结构重点实验室北京100190

为提高处理器核仿真模型的效率,提出基于SimpleScalar架构对龙芯1号处理器进行虚拟处理器模型行为建模,IPC平均误差为2.3%,速度达到每秒1 000 000条指令。基于可控随机事件机制实现的总线功能模型可以为片上系统(SoC)设计提供激励主动... 详细信息

为提高处理器核仿真模型的效率,提出基于SimpleScalar架构对龙芯1号处理器进行虚拟处理器模型行为建模,IPC平均误差为2.3%,速度达到每秒1 000 000条指令。基于可控随机事件机制实现的总线功能模型可以为片上系统(SoC)设计提供激励主动生成方案和片上互连验证功能。实验结果证明,该方法对处理器IP仿真建模具有普适意义,能够被无缝融入SoC流程中。

关键词： IP仿真模型 SimpleScalar模拟器可控随机事件总线功能模型龙芯1号处理器

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基于软硬件协同设计的解释器指令分派方法

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高技术通讯 2016年第3期26卷 226-234页

作者：傅杰靳国杰章隆兵王剑中国科学院大学北京100049 计算机系统结构国家重点实验室北京100190 中国科学院计算技术研究所北京100190 龙芯中科技术有限公司北京100095

为了降低指令分派造成的运行开销以提高解释器的性能,提出了一种采用软硬件协同设计的解释器指令分派方法。其核心思想是在软件层面通过对指令分派表进行优化以消除了代价较高的地址常量加载操作,在硬件层面通过扩展处理器的访存指令进... 详细信息

为了降低指令分派造成的运行开销以提高解释器的性能,提出了一种采用软硬件协同设计的解释器指令分派方法。其核心思想是在软件层面通过对指令分派表进行优化以消除了代价较高的地址常量加载操作,在硬件层面通过扩展处理器的访存指令进一步实现基于硬件支持的访存加速。软硬件协同设计可以最大限度地降低由指令分派引入的运行时开销,从而提升解释执行的效率。试验结果表明,该方法能够显著提升解释器的性能。对于SPECjvm98和Da Capo测试集,解释器总体性能提升了11.5%,且单项性能的最大提升幅度高达15.4%。该方法通用性强,实现代价低,适用于现代主流处理器平台上高性能解释器的设计和优化。

关键词：解释器指令分派软硬件协同设计虚拟机优化

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编译队列监视下的Size-Speed动态编译调度算法

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高技术通讯 2014年第12期24卷 1228-1237页

作者：傅杰廖彬陈新科靳国杰章隆兵王剑中国科学院大学北京100049 计算机系统结构国家重点实验室北京100190 中国科学院计算技术研究所北京100190 龙芯中科技术有限公司北京100095

针对动态编译影响虚拟机启动性能和响应速度的问题,研究了动态编译系统的优化技术,提出了编译队列监视下的Size-Speed动态编译调度算法。该Size-Speed调度算法以程序中方法的运行速度和方法本身的大小为参数计算调度的优先级,使得调度... 详细信息

针对动态编译影响虚拟机启动性能和响应速度的问题,研究了动态编译系统的优化技术,提出了编译队列监视下的Size-Speed动态编译调度算法。该Size-Speed调度算法以程序中方法的运行速度和方法本身的大小为参数计算调度的优先级,使得调度既能适应程序的动态行为,又能提高动态编译的吞吐量。此外,在调度的同时进行编译队列监视,通过跟踪编译队列中方法的活跃度,及时删除队列中不再活跃的方法,进一步降低了动态编译的开销。实验结果表明,该算法能够显著提升系统的启动性能和响应速度。在DaCapo的测试中,虚拟机总体性能提升了12.4%,单项性能的最大提升幅度高达54.3%。该算法通用性强,实现代价低,适用于绝大多数动态编译系统。

关键词：虚拟机动态编译编译调度启动性能响应速度优化

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10GB/s高速SERDES电路的MUX/DEMUX设计

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微电子学与计算机 2007年第12期24卷 174-176页

作者：马鸿开陈岚刘力轲中国科学院计算技术研究所国家智能计算机研究开发中心中国科学院计算技术研究所计算机系统结构重点实验室北京100080 中国科学院研究生院北京100039

介绍了一种适用于高速串并转换电路(SERDES)的MUX/DEMUX,采用0.18μmCMOS工艺,数据传输速率达到10GB/s。该电路主要由锁存器、选择器和时钟分频器3个模块组成,采用1.8V电压供电,MUX和DEMUX功耗分别为132mW和64mW。

关键词： SERDES MUX DEMUX 时钟分频器

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