检索结果-内蒙古大学图书馆

计算机研究与发展 2008年第2期45卷 358-366页

作者：王真江建慧员春欣同济大学嵌入式系统与服务计算教育部重点实验室上海201804 同济大学计算机科学与技术系上海201804 中国科学院计算技术研究所计算机系统结构重点实验室北京100080

随着芯片密度的不断增加和对可靠性要求的不断提高,高性能处理器的容错设计越来越受到关注.对近年来高性能处理器的差错校正技术进行了分析和比较,它们被分为时钟级差错恢复、指令级差错恢复、线程级差错恢复以及重构等4类,研究对象包... 详细信息

随着芯片密度的不断增加和对可靠性要求的不断提高,高性能处理器的容错设计越来越受到关注.对近年来高性能处理器的差错校正技术进行了分析和比较,它们被分为时钟级差错恢复、指令级差错恢复、线程级差错恢复以及重构等4类,研究对象包括研究方案、原型和产品.研究结果表明,以片上多处理器和/或同时多线程为特征的高性能处理器除了沿用传统的容错技术之外,多以固有的、旨在为改善性能而重复设置的硬件资源为基础来设计容错机制和调度方案.

关键词：高性能处理器差错校正差错控制码冗余重构

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片上多核处理器存储一致性验证

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软件学报 2010年第4期21卷 863-874页

作者：王朋宇陈云霁沈海华陈天石张珩中国科学院计算技术研究所计算机系统结构重点实验室北京100190 中国科学院研究生院北京100049 中国科学技术大学计算机科学技术系安徽合肥230027

存储一致性验证是片上多核处理器功能验证的重要部分.由于验证并行程序的执行结果是否符合存储一致性模型理论上是NP难问题,现有的验证方法中只能采用一些时间复杂度大于O(n3)的不完全方法.发现在支持写原子性的多处理器系统中,两条执... 详细信息

存储一致性验证是片上多核处理器功能验证的重要部分.由于验证并行程序的执行结果是否符合存储一致性模型理论上是NP难问题,现有的验证方法中只能采用一些时间复杂度大于O(n3)的不完全方法.发现在支持写原子性的多处理器系统中,两条执行时间不重叠的操作之间存在确定的时间序.通过引入时间序的概念,设计并实现了一种线性时间复杂度的存储一致性验证工具***利用时间序将验证局部化,使得在表示程序执行结果的有向图中,序关系边的推导和正确性检测都被限定在有限范围内.与现有其他方法相比,LCHECK时间复杂度低,对程序长度和访存地址数没有限制,因此验证效率更高.作为国产片上多核处理器龙芯3号的重要验证工具,LCHECK发现了一些存储系统的设计错误.

关键词：存储一致性模型验证时间序片上多核处理器缓存一致性

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结合ATPG和SAT的无界模型检验前像计算方法

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计算机辅助设计与图形学学报 2007年第3期19卷 376-380页

作者：刘领一赵阳吕涛李华伟李晓维中国科学院计算机系统结构重点实验室中国科学院计算技术研究所计算机先进测试技术实验室北京100080中国科学院研究生院北京100049 中国科学院计算技术研究所计算机先进测试技术实验室北京100080

提出一种无界模型检验的前像计算方法,该方法有效地结合ATPG和SAT引擎,充分利用引擎各自的优点.SAT用来判断是否已经穷尽所有解;每次SAT枚举出一个前像解后,采用一个专门的ATPG过程减少状态变量上的赋值,从而减少前像解的总个数,加快后... 详细信息

提出一种无界模型检验的前像计算方法,该方法有效地结合ATPG和SAT引擎,充分利用引擎各自的优点.SAT用来判断是否已经穷尽所有解;每次SAT枚举出一个前像解后,采用一个专门的ATPG过程减少状态变量上的赋值,从而减少前像解的总个数,加快后面的不动点迭代处理.最后通过在ISCAS89和ITC99电路上的实验证明了文中方法的有效性.

关键词：形式验证无界模型检验前像计算自动化测试激励生成布尔可满足性问题

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循环合并敏感的优化内联模型

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计算机研究与发展 2007年第7期44卷 1265-1271页

作者：周谦冯晓兵张兆庆中国科学院计算技术研究所计算机系统结构重点实验室北京100080

内联是编译器中的一种重要的优化手段.传统的编译器中内联模型只考虑函数的执行频率和大小,而没有考虑后面的优化.优化指导的内联模型是以考虑后面的优化为主而进行的内联,但它的缺点是没有考虑函数的执行频率和大小.为了克服以上两者... 详细信息

内联是编译器中的一种重要的优化手段.传统的编译器中内联模型只考虑函数的执行频率和大小,而没有考虑后面的优化.优化指导的内联模型是以考虑后面的优化为主而进行的内联,但它的缺点是没有考虑函数的执行频率和大小.为了克服以上两者的缺点,提出新的内联模型——循环合并敏感的优化内联模型,既考虑执行频率和函数大小,又考虑后面的优化.实现了考虑循环合并的内联,加入到ORC原有的内联模型中,自适应的建立新的内联模型,并对此模型进行性能调优.通过实验,发现热度这一内联标准在某些情况下不是很有效,并分析了原因,减少一些内联的函数,则会提高性能.实验的结果显示,新的内联模型可以有效地提高编译器的性能,某些SPECCPU2000实例的peak性能有高达6%的性能提升,平均提升1%.

关键词：内联循环优化编译器循环合并高性能计算

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基于物理反标的处理器功耗建模与评估方法

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计算机辅助设计与图形学学报 2007年第11期19卷 1471-1475页

作者：黄琨张戈王君曾洪博中国科学院计算技术研究所计算机系统结构重点实验室

将基于综合的处理器作为主要研究对象,通过参数化RTL和物理反标的方法对处理器中的基本单元块提取出功耗值并组成功耗模型库;将处理器各模块映射为基本单元块的组合,利用性能模拟器统计出的模块翻转信息,从而对处理器的功耗做出快速准... 详细信息

将基于综合的处理器作为主要研究对象,通过参数化RTL和物理反标的方法对处理器中的基本单元块提取出功耗值并组成功耗模型库;将处理器各模块映射为基本单元块的组合,利用性能模拟器统计出的模块翻转信息,从而对处理器的功耗做出快速准确的评价.实验结果表明,该方法可以做到与门级网表的真实功耗值误差不到10%,且速度开销很小.

关键词：物理反标功耗建模功耗评估高性能处理器

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基于部分调用图的线程敏感Profiling技术

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计算机工程 2008年第10期34卷 30-32页

作者：刘弢吴承勇张兆庆中国科学院计算技术研究所计算机系统结构重点实验室

Profiling技术能提供程序实际执行时的相关信息。在动态编译环境中,Profiling的运行时开销导致难以收集较为复杂的运行时信息。该文提出一种基于部分调用图的Profiling技术,在收集多线程程序中线程相关的各种执行信息时,能有效减少运行... 详细信息

Profiling技术能提供程序实际执行时的相关信息。在动态编译环境中,Profiling的运行时开销导致难以收集较为复杂的运行时信息。该文提出一种基于部分调用图的Profiling技术,在收集多线程程序中线程相关的各种执行信息时,能有效减少运行时开销。在开放源码的虚拟机上实现了该Profiling技术。实验表明,其运行时开销只有原来的2%-4%。

关键词： Profiling技术在线Profiling 运行时环境

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多处理器芯片组中PCI桥控制器的设计与实现

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计算机工程 2008年第1期34卷 241-243页

作者：方志斌孙凝晖安学军胡鹏中国科学院计算技术研究所计算机系统结构重点实验室

分析了多处理器芯片组内通信和PCI通信的特点,设计并实现了在切入通信机制下的PCI桥控制器,该控制器在FPGA布局布线后可以达到66 MHz,有效隐藏PCI协议中的突发传送和读延迟机制给多处理器切入通信带来的性能损耗。该控制器已稳定运行在... 详细信息

分析了多处理器芯片组内通信和PCI通信的特点,设计并实现了在切入通信机制下的PCI桥控制器,该控制器在FPGA布局布线后可以达到66 MHz,有效隐藏PCI协议中的突发传送和读延迟机制给多处理器切入通信带来的性能损耗。该控制器已稳定运行在龙芯多处理器系统中。

关键词： PCI桥控制器多处理器芯片组切入

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一种快速的低压降电源/地网络设计方案

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计算机工程与应用 2007年第26期43卷 97-99页

作者：陈磊陈岚中国科学院计算技术研究所计算机系统结构重点实验室

在税控机SoC的物理设计中,对电源/地网络的设计流程做了较大地改进,提出了一种基于布线密度的设计方法:首先根据目标电压降确定各层金属电源/地线的布线密度,然后根据密度可有针对性的构架电源/地网络,大大提高了设计速度。另外,为降低... 详细信息

在税控机SoC的物理设计中,对电源/地网络的设计流程做了较大地改进,提出了一种基于布线密度的设计方法:首先根据目标电压降确定各层金属电源/地线的布线密度,然后根据密度可有针对性的构架电源/地网络,大大提高了设计速度。另外,为降低占用了大量布线资源的电源/地网络对信号布线的不利影响,还对电源/地网络的布线宽度、间距和构架方式进行优化,提出了线宽、间距的计算公式,有效降低了设计的布线拥塞。最终实现了极低的电压降。

关键词：电压降布线拥塞电源/地网络物理设计

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一种多线程程序内存系统模拟器Trace驱动仿真方法

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计算机研究与发展 2015年第6期52卷 1266-1277页

作者：朱鹏飞卢天越陈明宇计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院大学北京100049 中国科学院计算技术研究所先进计算机系统研究中心北京100190

伴随大数据计算时代的到来,片上多核处理器为提高多线程程序服务器吞吐率发挥巨大作用,同时其内存系统的访问延迟越来越影响系统性能.目前,路径驱动(trace-driven)仿真方法比执行驱动(execution-driven)运行速度快,被内存系统研究者广... 详细信息

伴随大数据计算时代的到来,片上多核处理器为提高多线程程序服务器吞吐率发挥巨大作用,同时其内存系统的访问延迟越来越影响系统性能.目前,路径驱动(trace-driven)仿真方法比执行驱动(execution-driven)运行速度快,被内存系统研究者广泛采用.但是路径驱动在仿真并发线程时,会同时导致宏观和微观的访存错位.而实际多线程程序运行过程中,不会发生这种访存错位行为.通过理论分析和计算,访存错位引起路径驱动的仿真结果存在明显偏差.针对上述问题,提出了一种方法来避免路径驱动仿真发生宏观和微观访存错位,精确回放采集阶段的多线程程序行为.实验数据显示,在避免宏观访存trace错位后,多线程程序的多个仿真指标出现最高10.22%的变化;对于部分访存密集型的多线程程序,避免微观访存trace错位可以使算数平均IPC出现大于50%的变化.为研究交互线程的内存系统行为提供一种更加准确的路径驱动方法.

关键词：路径驱动仿真精确度内存系统多线程程序 trace采集回放

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超大规模集成电路可调试性设计综述

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计算机研究与发展 2012年第1期49卷 21-34页

作者：钱诚沈海华陈天石陈云霁中国科学院计算机系统结构重点实验室北京100190 中国科学院计算技术研究所微处理器技术研究中心北京100190 中国科学院研究生院北京100049

随着硬件复杂度的不断提高和并行软件调试的需求不断增长,可调试性设计已经成为集成电路设计中的重要内容.一方面,仅靠传统的硅前验证已经无法保证现代超大规模复杂集成电路设计验证的质量,因此作为硅后验证重要支撑技术的可调试性设计... 详细信息

随着硬件复杂度的不断提高和并行软件调试的需求不断增长,可调试性设计已经成为集成电路设计中的重要内容.一方面,仅靠传统的硅前验证已经无法保证现代超大规模复杂集成电路设计验证的质量,因此作为硅后验证重要支撑技术的可调试性设计日渐成为大规模集成电路设计领域的研究热点.另一方面,并行程序的调试非常困难,很多细微的bug无法直接用传统的单步、断点等方法进行调试,如果没有专门的硬件支持,需要耗费极大的人力和物力.全面分析了现有的可调试性设计,在此基础上归纳总结了可调试性设计技术的主要研究方向并介绍了各个方向的研究进展,深入探讨了可调试性结构设计研究中的热点问题及其产生根源,给出了可调试性结构设计领域的发展趋势.

关键词：调试验证硅后验证并行程序调试可调试性设计

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