检索结果-内蒙古大学图书馆

计算机研究与发展 2025年

作者：李帅江张馨元赵家程田行辉石曦予徐晓忻崔慧敏中国科学院计算技术研究所中国科学院大学处理器芯片全国重点实验室(中国科学院计算技术研究所) 华为技术有限公司

指令级并行（instruction level parallism，ILP）是处理器体系结构研究的经典难题．以昇腾为代表的领域定制架构将更多的流水线细节暴露给上层软件，由编译器/程序员显式控制流水线之间的同步来优化ILP，但是流水线之间的物理同步资源... 详细信息

指令级并行（instruction level parallism，ILP）是处理器体系结构研究的经典难题．以昇腾为代表的领域定制架构将更多的流水线细节暴露给上层软件，由编译器/程序员显式控制流水线之间的同步来优化ILP，但是流水线之间的物理同步资源是有限的，限制了ILP的提升．针对这一问题，提出一种面向昇腾处理器的高性能同步原语自动插入方法，通过引入“虚拟同步资源”的抽象将同步原语的插入和物理同步资源的选择进行解耦．首先提出了一种启发式算法在复杂的控制流图上进行虚拟同步原语的插入，随后通过虚拟同步原语合并等技术，将虚拟同步资源映射到有限数量的物理同步资源上，并同时在满足程序正确性与严苛硬件资源限制的前提下，根据指令间的偏序关系删除程序中冗余的同步原语．使用指令级与算子级基准测试程序在昇腾910A平台上的实验表明，该方法自动插入同步原语的程序在保证正确性的基础上，整体性能与专家程序员手动插入同步原语接近或持平．

关键词：昇腾处理器同步原语异构编程领域定制架构自动插入

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基于多任务注意力网络的非接触式睡眠监测

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计算机研究与发展 2024年第11期61卷 3739-3753页

作者：李思恒金蓓弘张扶桑王志马俊麒苏畅任晓勇刘海琴中国科学院软件研究所软件工程技术中心北京100190 基础软件与系统重点实验室(中国科学院)、计算机科学国家重点实验室(中国科学院软件研究所) 北京100190 中国科学院大学北京100049 西安交通大学第二附属医院西安710000

睡眠几乎占据了一个人每天三分之一的时间,它与人体的健康状况紧密相关.由于睡眠过程中各睡眠阶段的持续时间和转换情况直接影响人的睡眠质量,因此识别睡眠阶段是睡眠监测最基本和最重要的任务.然而,睡眠中出现的睡眠障碍会导致睡眠结... 详细信息

睡眠几乎占据了一个人每天三分之一的时间,它与人体的健康状况紧密相关.由于睡眠过程中各睡眠阶段的持续时间和转换情况直接影响人的睡眠质量,因此识别睡眠阶段是睡眠监测最基本和最重要的任务.然而,睡眠中出现的睡眠障碍会导致睡眠结构变得复杂,这增加了睡眠阶段分类的难度.已有的非接触式睡眠阶段分类工作大多对睡眠结构的复杂性认识不足,忽视了睡眠阶段和睡眠障碍之间的联系.因此,这些工作难以在睡眠障碍患者上取得较好的性能.提出一种非接触式睡眠监测系统,利用超宽带(ultra-wideband,UWB)信号来识别人体睡眠阶段的变化情况.该系统包含了一个序列预测模型,使用一个基于注意力机制的序列编码器挖掘不同睡眠阶段之间的时序转换关系,并通过一个对比学习模块提高编码器的泛化性.值得一提的是,该序列预测模型采用了一个基于多任务学习的两阶段训练框架,并在模型的微调阶段通过多专家学习模块将睡眠障碍信息融入模型中,从而降低了睡眠障碍对睡眠阶段预测造成的干扰.在110名受试者(包括健康个体和不同程度睡眠障碍患者)中进行实验评估,实验结果表明所提出的模型的性能优于基线方法.

关键词：非接触式感知超宽带深度神经网络多任务学习睡眠分期睡眠障碍

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面向处理器微架构设计空间探索的加速方法综述

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计算机研究与发展 2025年第1期62卷 22-57页

作者：王铎刘景磊严明玉滕亦涵韩登科叶笑春范东睿处理器芯片全国重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院大学计算机科学与技术学院北京100049 中国移动研究院北京100053

中央处理器是目前最重要的算力基础设施.为了最大化收益,架构师在设计处理器微架构时需要权衡性能、功耗、面积等多个目标.但处理器运行负载的指令多,单个微架构设计点的评估耗时从10 min到数十小时不等.加之微架构设计空间巨大,全设计... 详细信息

中央处理器是目前最重要的算力基础设施.为了最大化收益,架构师在设计处理器微架构时需要权衡性能、功耗、面积等多个目标.但处理器运行负载的指令多,单个微架构设计点的评估耗时从10 min到数十小时不等.加之微架构设计空间巨大,全设计空间暴力搜索难以实现.近些年来许多机器学习辅助的设计空间探索加速方法被提出,以减少需要探索的设计空间或加速设计点的评估,但缺少对加速方法的全面调研和系统分类的综述.对处理器微架构设计空间探索的加速方法进行系统总结及分类,包含软件设计空间的负载选择、负载指令的部分模拟、设计点选择、模拟工具、性能模型5类加速方法.对比了各加速方法内文献的异同,覆盖了从软件选择到硬件设计的完整探索流程.最后对该领域的前沿研究方向进行了总结,并放眼于未来的发展趋势.

关键词：处理器微架构设计设计空间探索性能模型负载选择软件模拟

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面向异构流式数据的高性能联邦持续学习算法

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通信学报 2023年第5期44卷 123-136页

作者：姜慧何天流刘敏孙胜王煜炜中国科学院计算技术研究所北京100190 中国科学院大学计算机科学与技术学院北京100190 中关村实验室北京100084

为了缓解提供智能服务的AI模型训练流式数据存在模型性能差、训练效率低等问题,在具有隐私数据的分布式终端系统中,提出了一种面向异构流式数据的高性能联邦持续学习算法(FCL-HSD)。为了缓解当前模型遗忘旧数据问题,在本地训练阶段引入... 详细信息

为了缓解提供智能服务的AI模型训练流式数据存在模型性能差、训练效率低等问题,在具有隐私数据的分布式终端系统中,提出了一种面向异构流式数据的高性能联邦持续学习算法(FCL-HSD)。为了缓解当前模型遗忘旧数据问题,在本地训练阶段引入结构可动态扩展模型,并设计扩展审核机制,以较小的存储开销来保障AI模型识别旧数据的能力;考虑到终端的数据异构性,在中央节点侧设计了基于数据分布相似度的全局模型定制化策略,并为模型的不同模块执行分块聚合方式。在不同数据集下多种数据增量场景中验证了所提算法的可行性和有效性。实验结果证明,相较于现有工作,所提算法在保证模型对新数据具有分类能力的前提下,可以有效提升模型对旧数据的分类能力。

关键词：异构数据流式数据联邦学习联邦持续学习灾难性遗忘

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面向卷积神经网络的高能效比特稀疏加速器设计

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计算机辅助设计与图形学学报 2023年第7期35卷 1122-1131页

作者：肖航许浩博王颖李佳骏王郁杰韩银和中国科学院计算技术研究所智能计算机研究中心北京100190 中国科学院大学计算机科学与技术学院北京100049 中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190

为解决当前比特稀疏架构的性能瓶颈,提出高能效比特稀疏加速器设计.首先提出一种激活值编码方法和相应的电路来提高卷积神经网络的比特稀疏度,结合比特串行电路实时跳过激活值的零值比特来加速神经网络的计算;然后提出一种列共享同步机... 详细信息

为解决当前比特稀疏架构的性能瓶颈,提出高能效比特稀疏加速器设计.首先提出一种激活值编码方法和相应的电路来提高卷积神经网络的比特稀疏度,结合比特串行电路实时跳过激活值的零值比特来加速神经网络的计算;然后提出一种列共享同步机制,以解决比特稀疏架构的同步问题,并在较小的面积和功耗开销下大幅提高比特稀疏架构的计算性能.在SMIC 40 nm工艺和1 GHz频率下,评估不同的比特稀疏架构在卷积神经网络上的能效.实验结果表明,与非稀疏加速器VAA和比特稀疏加速器LS-PRA相比,所提出的加速器AS-PRA分别提高了544%和179%的能效.

关键词：卷积神经网络加速器比特稀疏编码与同步

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故事启发大语言模型的时序知识图谱预测

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模式识别与人工智能 2024年第8期37卷 715-728页

作者：陈娟赵新潮隋京言祁麟田辰庞亮方金云中国科学院计算技术研究所前瞻研究实验室北京100190 中国科学院大学计算机科学与技术学院北京100049 中科大数据研究院兰亭中心郑州450046 北京交通大学软件学院北京100044

时序知识图谱海量稀疏,实体的长尾分布导致对分布外实体的推理泛化性较差,历史交互低频导致对未来事件的预测偏差较大.为此,文中提出故事启发大语言模型的时序知识图谱预测方法,利用大语言模型的世界知识储备和复杂语义推理能力,增强对... 详细信息

时序知识图谱海量稀疏,实体的长尾分布导致对分布外实体的推理泛化性较差,历史交互低频导致对未来事件的预测偏差较大.为此,文中提出故事启发大语言模型的时序知识图谱预测方法,利用大语言模型的世界知识储备和复杂语义推理能力,增强对分布外实体的理解和交互稀疏事件的关联.首先,根据时序知识图谱中时间和结构的特性筛选“关键事件树”,通过历史事件筛选策略提炼最具代表性的事件,并摘要当前查询相关的历史信息,减少数据输入量并保留最重要的信息.然后,微调大语言模型生成器,生成时序语义关联且符合逻辑的“关键事件树”叙事故事,作为非结构化输入.在生成过程中,特别关注事件之间的因果关系和时间顺序,确保生成的故事具有连贯性和合理性.最后,利用大语言模型推理器推理缺失的时序实体.在3个公开数据集上的实验表明,文中方法可充分发挥大模型的能力,完成精准的时序实体推理.

关键词：时序知识图谱(TKG) 大语言模型关键事件树时序故事事件推理

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GroupUCP:按需动态调节的细粒度缓存划分策略

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计算机研究与发展 2025年第4期62卷 989-1002页

作者：张传奇王卅孙凝晖包云岗处理器芯片全国重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院大学计算机科学与技术学院北京101408 北京开源芯片研究院北京100080

随着现代计算机技术的进步,内存墙问题越发严重.在此背景下,多级缓存中的末级缓存成为了影响性能的关键资源.近年来各项研究通过拓展尺寸,以及动态资源管理的手段优化末级缓存.路划分技术是缓存资源管理的主要方法,通过将缓存按路为单... 详细信息

随着现代计算机技术的进步,内存墙问题越发严重.在此背景下,多级缓存中的末级缓存成为了影响性能的关键资源.近年来各项研究通过拓展尺寸,以及动态资源管理的手段优化末级缓存.路划分技术是缓存资源管理的主要方法,通过将缓存按路为单位划分后分配给各个应用使用,实现系统性能优化.然而路划分粒度较粗,要求缓存的所有组(set)都遵循同样的路划分方案.实际上,应用在不同组可能会有不同的空间需求,路划分技术限制了缓存的空间利用,造成资源浪费.GroupUCP是一种按需调节的细粒度缓存资源管理技术,其设计思路是根据每个应用对各缓存组的不同需求,采用动态分组和实时评估的方式,将各个缓存组聚合成组,分组进行按需分配.这一设计允许各个组进行独立的路划分分配,从而提高缓存使用率和整体系统性能.实验证明,相较于传统的UCP方法,GroupUCP利用更少的硬件资源实现了更细粒度资源按需分配,在对缓存资源敏感且需求不均衡的应用组合下获得了更高的系统性能提升.

关键词：多核处理器共享缓存动态划分动态分组元数据压缩

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基于RISC-V VLIW架构的混合指令调度算法

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软件学报 2025年

作者：李奕瑾杜绍敏赵家程王雪莹查永权崔慧敏中国科学院计算技术研究所中国科学院大学处理器芯片全国重点实验室(中国科学院计算技术研究所) 北京邮电大学

指令级并行是处理器体系结构研究的经典难题. VLIW架构是数字信号处理器领域中提升指令级并行的一种常用架构. VLIW架构的指令发射顺序是由编译器决定的,因此其指令级并行的性能强依赖于编译器的指令调度.为了探索RISC-V VLIW架构的扩... 详细信息

指令级并行是处理器体系结构研究的经典难题. VLIW架构是数字信号处理器领域中提升指令级并行的一种常用架构. VLIW架构的指令发射顺序是由编译器决定的,因此其指令级并行的性能强依赖于编译器的指令调度.为了探索RISC-V VLIW架构的扩展潜力,丰富RISC-V生态,研究RISC-V VLIW架构的指令调度算法优化.针对单个调度区域,整数线性规划调度算法能够得到调度最优解但复杂度较高,表调度算法复杂度较低但无法得到调度最优解.为了结合两种调度算法的优点,提出了一种IPC理论模型指导的混合指令调度算法,即通过IPC理论模型定位到表调度未达最优解的调度区域,再对该调度区域进一步实施整数线性规划调度算法.该理论模型基于数据流分析技术协同考虑指令依赖和硬件资源,能够以线性复杂度给出IPC的理论上界.混合调度的核心在于IPC理论模型的准确性,理论模型准确率为95.74%.在给定的测评基准上,提出的理论模型应用于混合指令调度时,能够平均认定94.62%的调度区域在表调度下已达最优解,因此仅有5.38%的调度区域需再进行整数线性规划调度.该混合调度算法能够以接近表调度的复杂度达到整数线性规划调度的调度效果.

关键词： RISC-V 超长指令字(VLIW) 整数线性规划(ILP) 表调度理论模型

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异常信息敏感的框架API生命周期模型构造

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计算机学报 2024年第9期47卷 1989-2008页

作者：燕季薇黄进豪杨恒钦严俊中国科学院软件研究所软件工程技术研究开发中心北京100190 北京工业大学信息学部北京100124 国科大杭州高等研究院杭州310024 中国科学院软件研究所基础软件与系统重点实验室北京100190 中国科学院软件研究所计算机科学国家重点实验室北京100190

大型软件系统的实现依赖于底层框架或第三方库,但这些复杂的框架/库代码在演化升级时往往独立于其调用者,为上层软件的质量保障带来挑战.例如,框架/库代码演化时新增和删除API、更改API的代码语义等行为会导致框架/库代码的不同版本之... 详细信息

大型软件系统的实现依赖于底层框架或第三方库,但这些复杂的框架/库代码在演化升级时往往独立于其调用者,为上层软件的质量保障带来挑战.例如,框架/库代码演化时新增和删除API、更改API的代码语义等行为会导致框架/库代码的不同版本之间不兼容,进而在上层应用开发者更新版本时,影响应用代码的正确性.为应对这一问题,需精准提取框架/库代码API的演化过程,形成演化报告,协助上层应用开发者选择兼容的版本或快速进行代码适配.其中,框架/库代码API的演化过程分析对应着框架API生命周期模型构造.现有工作中的API生命周期模型主要关注API的存在性变动,而未考虑特定代码语义变更对开发者的影响,特别是异常相关代码带来的语义变更,给上层软件系统带来隐患.为此,本文采用面向Java字节码的静态分析方法,识别框架API中的异常抛出行为并为其生成异常摘要报告,通过多轮流式匹配策略获取异常信息的变更情况,最终为框架/库代码构造异常信息敏感的API生命周期模型.该方法:(1)通过控制依赖语句切片提取异常抛出语句的关键触发条件,采用参数推断策略将局部变量的约束条件转换为仅与外部输入参数相关的异常前断言,并基于自底向上的摘要传递实现跨过程异常摘要提取;(2)通过关键信息精准匹配和自适应模糊匹配策略,分析异常摘要信息的新增、删除和修改情况,最终得到异常敏感的API生命周期模型(共涉及七种API变更形式).基于该方法,实现了基于Java字节码分析的API生命周期提取工具JavaExP.与现有最新方法相比,JavaExP的异常摘要信息提取准确性(F1值)提高了67%,分析用时减少了87%.对真实项目的API生命周期演化分析表明,与异常不敏感的API生命周期模型相比,采用异常敏感的模型时,API发生变动的比例提高了18%.在75,433个被分析的API中,约有20%API的异常抛出行为至少发生过一次改变,这些API共涉及超过七千多处独立的异常变更.在多个项目上的分析结果表明,异常敏感的模型构造能够更加精准地描述API的演化过程.

关键词：静态分析代码演化 Java异常摘要 API生命周期

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以RISC-V为目标的动态二进制翻译代码质量优化方法

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计算机研究与发展 2023年第10期60卷 2322-2334页

作者：余子濠陈璐孙凝晖包云岗处理器芯片全国重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院大学北京100049

动态二进制翻译是解决一款指令集面临生态系统壁垒问题的主流技术,通过将二进制程序从源指令集翻译成目标指令集,可以在目标指令集的处理器上运行源指令集的应用程序.动态二进制翻译技术的一大挑战是如何生成高质量的目标指令序列,尤其... 详细信息

动态二进制翻译是解决一款指令集面临生态系统壁垒问题的主流技术,通过将二进制程序从源指令集翻译成目标指令集,可以在目标指令集的处理器上运行源指令集的应用程序.动态二进制翻译技术的一大挑战是如何生成高质量的目标指令序列,尤其当源指令集和目标指令集存在差异时.为探究该问题,以RISC-V64指令集为目标指令集,分析了当RISC-V64,RISC-V32,MIPS32,x86分别作为源指令集时,影响动态二进制翻译技术翻译质量的因素.针对这些因素,分别提出相应优化方法,并借助RISC-V B扩展和RISC-V P扩展中的部分指令提升翻译质量.最后,提出一个新的动态二进制翻译程序DBT-FEMU实现优化.在模拟器和FPGA中的评估数据显示,运行SPEC CPU2006的整数基准程序时,优化方法可使目标程序所执行的动态指令数平均减少57%,平均性能达QEMU-i386的4.12倍.

关键词：动态二进制翻译 RISC-V 指令集翻译质量优化

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