检索结果-内蒙古大学图书馆

计算机辅助设计与图形学学报 2014年第9期26卷 1479-1486页

作者：李冰单书畅胡瑜高翔李晓维计算机体系结构国家重点实验室北京100190 中国科学院计算技术研究所北京100190 中国科学院大学北京100049

针对内存系统中高强度的容错编码容易造成过大开销的问题,为同时实现容错强度和容错开销的权衡,提出一种低开销的支持混合容错编码的动态调节设计.通过分析发现常见纠错检错编码数据位长与校验位长存在固定的比例关系,提出一种地址映射... 详细信息

针对内存系统中高强度的容错编码容易造成过大开销的问题,为同时实现容错强度和容错开销的权衡,提出一种低开销的支持混合容错编码的动态调节设计.通过分析发现常见纠错检错编码数据位长与校验位长存在固定的比例关系,提出一种地址映射逻辑电路;当系统存取内存数据及容错强度发生调节时,该方法可保证容错编码中校验信息的存取,实现对内存容错强度调节以及数据与校验信息在内存中分开存储的支持.实验结果表明,文中设计简单,硬件和性能代价小、功耗开销低.

关键词：内存系统可靠性容错设计纠错检错编码

来源：评论

学校读者我要写书评

暂无评论

基于PPR模型的稀疏矩阵向量乘及卷积性能优化研究

引用

计算机研究与发展 2021年第3期58卷 445-457页

作者：谢震谭光明孙凝晖计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院计算技术研究所北京100190 中国科学院大学计算机与控制学院北京100049

稀疏矩阵向量乘和卷积作为高性能计算的两大计算核心,是非规则和规则访存的典型代表.目前已经做了许多针对性的优化工作,但是对于大量运行着不同指令集和拥有不同计算和访存性能的机器,仍然无法判定在特定的体系结构下导致性能效率无法... 详细信息

稀疏矩阵向量乘和卷积作为高性能计算的两大计算核心,是非规则和规则访存的典型代表.目前已经做了许多针对性的优化工作,但是对于大量运行着不同指令集和拥有不同计算和访存性能的机器,仍然无法判定在特定的体系结构下导致性能效率无法被完全释放的主要原因及性能瓶颈,同时也很难准确预测出程序在特定机器上可达到的最佳性能.通过使用性能模型方法,建模程序在真实机器上的运行细节,可以得出更加精确的性能预测,并且根据模型输出的反馈信息提出针对性的优化指导.提出了PPR(probability-process-ram)模型,并在一个通用处理器上建模程序内指令执行和数据传输开销,其中包括使用模型预测各种指令数量及内存层次之间的数据传输大小去分析程序各个阶段的性能瓶颈,并且根据模型反馈的信息提出优化方案以及优化后的性能期望.最终使用PPR建模和优化2个计算核心,同时也比较了与常用的Roofline和ECM模型的区别.

关键词：性能模型反馈优化稀疏矩阵向量乘卷积 cache模拟器

来源：评论

学校读者我要写书评

暂无评论

可调可重构的环形振荡器物理不可克隆函数

引用

计算机辅助设计与图形学学报 2021年第3期33卷 340-345页

作者：麻超方叶靖李晓维李华伟胡瑜中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 中国科学院大学北京100190 鹏城实验室深圳518000

针对环形振荡器物理不可克隆函数均匀性与独特性不够理想的问题,提出一种可调可重构的环形振荡器物理不可克隆函数设计.该设计包含可重构环形振荡器模块、整合器模块和裁决器模块.可重构环形振荡器模块由多个独立且具有相同设计的可重... 详细信息

针对环形振荡器物理不可克隆函数均匀性与独特性不够理想的问题,提出一种可调可重构的环形振荡器物理不可克隆函数设计.该设计包含可重构环形振荡器模块、整合器模块和裁决器模块.可重构环形振荡器模块由多个独立且具有相同设计的可重构环形振荡器-计数器组构成,芯片各部分的工艺偏差由计数器的数值反映;整合器模块通过将多个计数器数值进行排序并依次作差,以减弱芯片固有时延对物理不可克隆函数均匀性与独特性的不良影响;裁决器模块经预先设计阈值后,对整合器模块产生的差值进行裁决,产生最终响应.在Xilinx Zynq-7000 Soc ZC702 FPGA实现上述可调可重构的环形振荡器物理不可克隆函数,实验结果表明,均匀性的平均值为49.36%,独特性的平均值为47.07%,均趋于50%的理想值,取得了令人满意的效果.

关键词：物理不可克隆函数均匀性独特性整合器裁决器

来源：评论

学校读者我要写书评

暂无评论

基于数据预取的多核处理器末级缓存优化方法

引用

计算机辅助设计与图形学学报 2012年第9期24卷 1241-1248页

作者：单书畅胡瑜李晓维中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 中国科学院研究生院北京100049

末级缓存的性能已成为影响多核处理器整体性能的关键因素.基于多核处理器在处理并行程序时各处理器核访存行为的相似性,提出一种降低访存缺失率的数据预取方法.首先记录各处理器核的访存缺失历史;然后通过分析历史信息预测各处理器核之... 详细信息

末级缓存的性能已成为影响多核处理器整体性能的关键因素.基于多核处理器在处理并行程序时各处理器核访存行为的相似性,提出一种降低访存缺失率的数据预取方法.首先记录各处理器核的访存缺失历史;然后通过分析历史信息预测各处理器核之间末级缓存缺失的关联关系,采用数据预取的方式,在处理器核出现读缺失之前为其末级缓存提供数据块.实验结果表明,对于4核和16核处理器系统,该方法可以分别降低末级缓存缺失率9.8%和18.4%,提高性能4.0%与12.4%.

关键词：多核处理器末级缓存并行程序数据预取

来源：评论

学校读者我要写书评

暂无评论

专用处理器比较分析

引用

中国科学：信息科学 2022年第2期52卷 358-375页

作者：鄢贵海卢文岩李晓维孙凝晖中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190

微处理器是现代信息系统的核心基础设施.大数据、人工智能、5G等技术的快速发展催生了数据量的爆发性增长,随之对数据处理能力的需求也急剧增长.专用计算技术被广泛认为是后摩尔时代的计算机体系结构演化的重要方向.专用处理器技术的发... 详细信息

微处理器是现代信息系统的核心基础设施.大数据、人工智能、5G等技术的快速发展催生了数据量的爆发性增长,随之对数据处理能力的需求也急剧增长.专用计算技术被广泛认为是后摩尔时代的计算机体系结构演化的重要方向.专用处理器技术的发展一直伴生着通用处理器的发展,数字信号处理技术甚至早于传统意义上的通用处理器.通用处理器技术的发展,不仅在商业上取得了巨大的成功,很多关键技术也被专用处理器吸收借鉴用于提升专用计算的性能、优化可编程性等.本文主要分析了数字信号处理器(DSP)、图像处理器(GPU)、深度学习处理器(AI芯片)和网络处理器(NPU)的关键技术特征,并进一步对专用计算架构未来发展可能涉及的关键点作出了简要的评述.

关键词：专用处理器数字信号处理图像处理深度学习网络处理

来源：评论

学校读者我要写书评

暂无评论

基于软硬协同的程序运行时安全保护机制

引用

计算机学报 2023年第1期46卷 180-201页

作者：李亚伟章隆兵张福新王剑计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院计算技术研究所北京100190 中国科学院大学北京100049

内存篡改(Memory Corruption)是现代各类攻击的主要原因,通过修改内存中的数据,达到劫持控制流的目的.使用不安全语言暴露内存细节给开发者,导致很多的敏感数据可以任意被修改.现有的解决方案针对安全攻击主要包括两个方面,软件检查和... 详细信息

内存篡改(Memory Corruption)是现代各类攻击的主要原因,通过修改内存中的数据,达到劫持控制流的目的.使用不安全语言暴露内存细节给开发者,导致很多的敏感数据可以任意被修改.现有的解决方案针对安全攻击主要包括两个方面,软件检查和硬件机制保护.基于软件检查的机制虽然灵活,但是存在严重的性能问题.基于硬件的方法可以大幅度解决性能问题,而且要比软件的方式安全性更高.因此提出了很多的硬件相关的保护机制.但现有的硬件机制大都仅仅针对单一的攻击,而且缺乏灵活性.在本文中,我们提出了一种软硬件结合的解决方案,通过对程序运行时敏感数据进行加密隐藏,在访问这些敏感数据时进行解密,然后做安全检查,判断敏感数据是否被修改.在硬件实现上,本文设计了安全的Load和Store类指令,以及硬件加密解密模块.同时在软件编译器上对此类安全指令支持,针对不同的使用场景提出了两种安全策略:全局约束策略和上下文执行约束策略.相比于前者,后者提供了更加严格的约束,可适用于安全度更高的程序保护.本文的安全机制能够抵御多种攻击向量,比如针对CFI类攻击,最近的DOP攻击,GOT表和虚函数表指针感染攻击等.还可以抵御缓冲区溢出类的攻击,支持信息隐藏等.通过SPEC2006的测试程序表明,本文提出的安全机制性能损耗仅仅为4.5%.

关键词：内存篡改敏感数据加解密运行时保护

来源：评论

学校读者我要写书评

暂无评论

基于压缩感知的神经网络实时综合防御策略

引用

计算机学报 2023年第1期46卷 1-16页

作者：王佳张扬眉苏武强罗成文吴超林秋镇李坚强深圳大学计算机与软件学院深圳518060 中国科学院大学北京100049 中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190

近年来,基于深度神经网络的视觉识别模型因其在准确率、成本及效率等方面的优势而广泛应用于自动驾驶、工业检测及无人机导航等领域.而深度神经网络自身易受数字域或物理域对抗样本攻击导致模型误判,因此其在无人驾驶等具有强鲁棒性、... 详细信息

近年来,基于深度神经网络的视觉识别模型因其在准确率、成本及效率等方面的优势而广泛应用于自动驾驶、工业检测及无人机导航等领域.而深度神经网络自身易受数字域或物理域对抗样本攻击导致模型误判,因此其在无人驾驶等具有强鲁棒性、高实时性要求的场景中部署和应用可能为系统引入新的风险.现有的防御方案在增强模型鲁棒性的同时往往造成准确率明显下降,且往往不能对像素攻击和补丁攻击均提供较强防御能力.因此,设计一种精度高且对多类对抗攻击均具有强鲁棒性的实时综合防御策略成为深度神经网络视觉方案落地应用的关键.本文提出一种基于压缩感知的神经网络实时综合防御策略ComDCT,首先构建图像压缩感知压缩域与其稀疏离散余弦系数之间的映射神经网络,并将网络输出的离散余弦系数通过离散余弦逆变换恢复为去除对抗性扰动的图像作为分类器输入,以降低对抗样本攻击成功率.其次,本文提出通过引入分类损失进一步提升防御策略的综合性能,并根据防御者是否掌握分类模型参数结构等信息分析讨论并验证了黑盒、白盒两种防御模式下引入分类损失的有效性.相比于ComDefend、MF、TVD、LRR等多种防御方法,本文提出的基于压缩感知的神经网络实时综合防御策略在白盒防御模式下防御性能综合指标PDA在LISA、SVHN数据集上分别提升11.88%、7.01%以上,黑盒防御模式下分别提升9.25%、6.7%以上.

关键词：深度神经网络对抗防御压缩感知无人驾驶

来源：评论

学校读者我要写书评

暂无评论

基于粗粒度数据流架构的稀疏卷积神经网络加速

引用

计算机研究与发展 2021年第7期58卷 1504-1517页

作者：吴欣欣欧焱李文明王达张浩范东睿计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院计算技术研究所北京100190 中国科学院大学计算机科学与技术学院北京100049

卷积神经网络(convolutional neural network,CNN)在图像处理、语音识别、自然语言处理等领域实现了很好的性能.大规模的神经网络模型通常遭遇计算、存储等资源限制,稀疏神经网络的出现有效地缓解了对计算和存储的需求.尽管现有的领域... 详细信息

卷积神经网络(convolutional neural network,CNN)在图像处理、语音识别、自然语言处理等领域实现了很好的性能.大规模的神经网络模型通常遭遇计算、存储等资源限制,稀疏神经网络的出现有效地缓解了对计算和存储的需求.尽管现有的领域专用加速器能够有效处理稀疏网络,它们通过算法和结构的紧耦合实现高能效,却丧失了结构的灵活性.粗粒度数据流架构通过灵活的指令调度可以实现不同的神经网络应用.基于该架构,密集卷积规则的计算特性使不同通道共享相同的一套指令执行,然而稀疏网络中存在权值稀疏,使得这些指令中存在0值相关的无效指令,而现有的指令执行方式无法自动跳过它们从而产生无效计算.同时在执行不规则的稀疏网络时,现有的指令映射方法造成了计算阵列的负载不均衡.这些问题阻碍了稀疏网络性能的提升.基于不同通道共享一套指令的前提下,根据稀疏网络的数据和指令特征增加指令控制单元实现权值数据中0值相关指令的检测和跳过,同时使用负载均衡的指令映射算法解决稀疏网络中指令执行不均衡问题.实验表明:与密集网络相比稀疏网络实现了平均1.55倍的性能提升和63.77%的能耗减少.同时比GPU(cuSparse)和Cambricon-X实现的稀疏网络分别快2.39倍(Alexnet)、2.28倍(VGG16)和1.14倍(Alexnet)、1.23倍(VGG16).

关键词：领域专用加速器粗粒度数据流稀疏卷积神经网络指令映射指令控制

来源：评论

学校读者我要写书评

暂无评论

路径规划算法的高层综合设计研究

引用

电子与信息学报 2024年第11期46卷 4132-4140页

作者：赖李洋郑锫骏梁海成李华伟汕头大学电子系汕头515063 中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190

随着机器人自动导航技术的快速发展,基于软件实现的路径规划算法在实时性上已无法满足许多应用场景的需求,这就要求对算法进行快速高效的硬件定制,从而获得低延时的性能加速。该文以机器人路径规划中的经典A*算法为对象,通过构建面向硬... 详细信息

随着机器人自动导航技术的快速发展,基于软件实现的路径规划算法在实时性上已无法满足许多应用场景的需求,这就要求对算法进行快速高效的硬件定制,从而获得低延时的性能加速。该文以机器人路径规划中的经典A*算法为对象,通过构建面向硬件设计的C/C++数据结构和函数流程优化,采用高层综合(HLS)实现快速的硬件架构探索和选取较优的设计方案,并完成硬件FPGA综合。实验数据表明,相较于传统寄存器传输级(RTL)开发模式,基于HLS开发模式的路径规划算法在FPGA实现上在开发效率、硬件性能和资源占用率上都有显著提升,验证了高层综合在硬件定制中的可行性和成本优势。

关键词：机器人自动导航路径规划算法高层综合算法硬件加速

来源：评论

学校读者我要写书评

暂无评论

基于用户级融合I/O的Key-Value存储系统优化技术研究

引用

计算机研究与发展 2020年第3期57卷 649-659页

作者：安仲奇张云尧邢晶霍志刚计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院大学计算机与控制工程学院北京100049

传统分布式键值存储系统大都基于操作系统提供的套接字与可移植操作系统接口构建,受限于接口语义及内核开销,难以发挥底层新型网络和存储硬件高吞吐与低延迟的性能优势.聚焦键值存储系统的数据通路,面向高速以太网与NVMe(non-volatile m... 详细信息

传统分布式键值存储系统大都基于操作系统提供的套接字与可移植操作系统接口构建,受限于接口语义及内核开销,难以发挥底层新型网络和存储硬件高吞吐与低延迟的性能优势.聚焦键值存储系统的数据通路,面向高速以太网与NVMe(non-volatile memory express)固态存储,于用户态整合网络栈与I O栈,协同设计以优化吞吐性能与延迟稳定性.用户级融合I O栈的控制平面由同一处理器核心于同一上下文中统一管理网卡与固态存储设备的硬件队列,消除了传统分离式设计所导致的多次进出内核态、多次上下文切换以及潜在的核间通信与数据迁移等的弊端,最大限度降低系统软件层面的管控开销.数据平面采用统一的内存池,借助用户级设备驱动,数据于上层键值系统与底层设备之间直接通过DMA传输,没有额外数据拷贝与操作系统干涉.针对大消息访问请求,通过将数据分片并交叠执行网络与存储DMA操作,进一步掩藏了访问延迟.实现了全用户态键值存储系统UKV,支持内存外存2层存储以及广泛应用的Memcache接口.将UKV与由Twitter开源的Fatcache系统进行了测试对比.实验结果表明,涉及外存的SET请求的每秒查询吞吐量提高了14.97%~97.78%,GET操作的每秒查询吞吐量提高了14.60%~51.81%;涉及外存的SET操作的p95延迟降低了26.12%~40.90%,GET操作的p95延迟降低了15.10%~24.36%.

关键词：键值存储系统旁路内核用户级融合I O 高速以太网 NVMe固态硬盘

来源：评论

学校读者我要写书评

暂无评论

建议与咨询留下您的常用邮箱和电话号码，以便我们向您反馈解决方案和替代方法

时间限定

文献类型

馆藏选择

核心期刊

语言

文献类型

帮助

文字说明：

检索规则说明：

检索范例：

分类表

所选分类

限定检索结果

文献类型

馆藏范围

日期分布

学科分类号

主题

机构

作者

语言

请选择保存的检索档案：

请选择收藏分类：

通借通还

建议与咨询 留下您的常用邮箱和电话号码，以便我们向您反馈解决方案和替代方法

时间限定

文献类型

馆藏选择

核心期刊

语言

文献类型

帮助

文字说明：

检索规则说明：

检索范例：

分类表

所选分类

限定检索结果

文献类型

馆藏范围

日期分布

学科分类号

主题

机构

作者

语言

请选择保存的检索档案： 新增检索档案 确定 取消

请选择收藏分类： 新增自定义分类 确定 取消

通借通还

建议与咨询留下您的常用邮箱和电话号码，以便我们向您反馈解决方案和替代方法

请选择保存的检索档案：

请选择收藏分类：