检索结果-内蒙古大学图书馆

计算机学报 2023年第1期46卷 180-201页

作者：李亚伟章隆兵张福新王剑计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院计算技术研究所北京100190 中国科学院大学北京100049

内存篡改(Memory Corruption)是现代各类攻击的主要原因,通过修改内存中的数据,达到劫持控制流的目的.使用不安全语言暴露内存细节给开发者,导致很多的敏感数据可以任意被修改.现有的解决方案针对安全攻击主要包括两个方面,软件检查和... 详细信息

内存篡改(Memory Corruption)是现代各类攻击的主要原因,通过修改内存中的数据,达到劫持控制流的目的.使用不安全语言暴露内存细节给开发者,导致很多的敏感数据可以任意被修改.现有的解决方案针对安全攻击主要包括两个方面,软件检查和硬件机制保护.基于软件检查的机制虽然灵活,但是存在严重的性能问题.基于硬件的方法可以大幅度解决性能问题,而且要比软件的方式安全性更高.因此提出了很多的硬件相关的保护机制.但现有的硬件机制大都仅仅针对单一的攻击,而且缺乏灵活性.在本文中,我们提出了一种软硬件结合的解决方案,通过对程序运行时敏感数据进行加密隐藏,在访问这些敏感数据时进行解密,然后做安全检查,判断敏感数据是否被修改.在硬件实现上,本文设计了安全的Load和Store类指令,以及硬件加密解密模块.同时在软件编译器上对此类安全指令支持,针对不同的使用场景提出了两种安全策略:全局约束策略和上下文执行约束策略.相比于前者,后者提供了更加严格的约束,可适用于安全度更高的程序保护.本文的安全机制能够抵御多种攻击向量,比如针对CFI类攻击,最近的DOP攻击,GOT表和虚函数表指针感染攻击等.还可以抵御缓冲区溢出类的攻击,支持信息隐藏等.通过SPEC2006的测试程序表明,本文提出的安全机制性能损耗仅仅为4.5%.

关键词：内存篡改敏感数据加解密运行时保护

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一种缓解多线程访存干扰的VRB内存机制

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计算机研究与发展 2015年第11期52卷 2577-2588页

作者：高珂范东睿刘志勇计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院大学北京100049 北京市移动计算和新型终端重点实验室(中国科学院计算技术研究所) 北京100190

目前处理器通过持续增加核数和同时执行的线程数来提高系统性能.但是,增加共享内存的处理器核数和线程数会使得存储器中的行缓存(row-buffer,RB)命中率下降,造成存储器访问功耗增加和访存延迟增加.设计并开发了一种细粒度的victim row-b... 详细信息

目前处理器通过持续增加核数和同时执行的线程数来提高系统性能.但是,增加共享内存的处理器核数和线程数会使得存储器中的行缓存(row-buffer,RB)命中率下降,造成存储器访问功耗增加和访存延迟增加.设计并开发了一种细粒度的victim row-buffer(VRB)内存机制系统来解决此问题.VRB机制提供附加的行缓存(VRB),暂时缓存由于行缓存(RB)冲突而从行缓存(RB)逐出的数据,以备后续可能的访问.这种机制缓解了多线程冲突,增加了DRAM中行缓存数据的重用率,避免了不必要的内存数据阵列的访问、行激活和预充电、数据传输等电路动作,可以通过少量的硬件代价提高内存系统的性能,并节约系统的功耗消耗.通过时序精确的全系统模拟器实验,对比8核的Intel Xeon处理器,所提出的VRB机制可以达到最高17.6%(平均8.7%)的系统级吞吐率改善、最高142.9%(平均51.4%)的行缓存命中率改善以及最高17.6%(平均9.2%)的系统功耗改善.

关键词： DRAM结构设计行缓存功耗消耗多线程 VRB机制

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VMM中Guest OS非陷入系统调用指令截获与识别

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计算机研究与发展 2014年第10期51卷 2348-2359页

作者：熊海泉刘志勇徐卫志唐士斌范东睿计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院大学北京100049 清华大学微电子所北京100084

针对虚拟化环境下Guest OS某些特定指令行为不会产生陷入从而在虚拟机管理器(virtual machine monitor,VMM)中无法对其进行监控处理的问题,提出通过改变非陷入指令正常运行条件,使其执行非法产生系统异常陷入VMM的思想;据此就x86架构下G... 详细信息

针对虚拟化环境下Guest OS某些特定指令行为不会产生陷入从而在虚拟机管理器(virtual machine monitor,VMM)中无法对其进行监控处理的问题,提出通过改变非陷入指令正常运行条件,使其执行非法产生系统异常陷入VMM的思想;据此就x86架构下Guest OS中3种非陷入系统调用指令在VMM中的截获与识别进行研究:其中基于int和sysenter指令的系统调用通过使其产生通用保护(general protection,GP)错系统异常而陷入,基于syscall指令的系统调用则通过使其产生UD(undefined)未定义指令系统异常而陷入,之后VMM依据虚拟处理器上下文现场信息对其进行识别;基于Qemu&Kvm实现的原型系统表明:上述方法能成功截获并识别出Guest OS中所有3种系统调用行为,正常情况下其性能开销也在可接受的范围之内,如在unixbench的shell测试用例中,其性能开销比在1.900~2.608之间.与现有方法相比,它们都是以体系结构自身规范为基础,因此具有无需修改Guest OS、跨平台透明的优势.

关键词：客户操作系统虚拟机管理器虚拟化非陷入指令系统调用

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高性能计算多层次不连续非线性可扩展现象研究

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计算机学报 2020年第6期43卷 973-989页

作者：张云泉袁良陈一峯冯晓兵张贺中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 北京大学北京100871 中国科学院大气物理研究所北京100029

高性能计算是计算科学的具体实践,极大地促进了各领域的科学进展,也对国家的经济建设起到了无法替代的基础性作用.从几十年发展的时间尺度和十万至百万核量级并行规模尺度研究大规模并行软件的研制发展历史来看,发现大规模并行应用软件... 详细信息

高性能计算是计算科学的具体实践,极大地促进了各领域的科学进展,也对国家的经济建设起到了无法替代的基础性作用.从几十年发展的时间尺度和十万至百万核量级并行规模尺度研究大规模并行软件的研制发展历史来看,发现大规模并行应用软件的开发中物理模型、并行算法、并行软件实现以及底层硬件多个层次中存在的可扩展性的两种有趣现象,即不连续性和非线性现象.本文总结分析这一普遍存在现象,系统梳理计算机软硬件发展,特别是高性能计算发展中的可扩展问题,为未来并行计算领域发展提供方法论层面的借鉴和指导.

关键词：高性能计算超级计算可扩展性多层次不连续非线性

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基于粗粒度数据流架构的稀疏卷积神经网络加速

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计算机研究与发展 2021年第7期58卷 1504-1517页

作者：吴欣欣欧焱李文明王达张浩范东睿计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院计算技术研究所北京100190 中国科学院大学计算机科学与技术学院北京100049

卷积神经网络(convolutional neural network,CNN)在图像处理、语音识别、自然语言处理等领域实现了很好的性能.大规模的神经网络模型通常遭遇计算、存储等资源限制,稀疏神经网络的出现有效地缓解了对计算和存储的需求.尽管现有的领域... 详细信息

卷积神经网络(convolutional neural network,CNN)在图像处理、语音识别、自然语言处理等领域实现了很好的性能.大规模的神经网络模型通常遭遇计算、存储等资源限制,稀疏神经网络的出现有效地缓解了对计算和存储的需求.尽管现有的领域专用加速器能够有效处理稀疏网络,它们通过算法和结构的紧耦合实现高能效,却丧失了结构的灵活性.粗粒度数据流架构通过灵活的指令调度可以实现不同的神经网络应用.基于该架构,密集卷积规则的计算特性使不同通道共享相同的一套指令执行,然而稀疏网络中存在权值稀疏,使得这些指令中存在0值相关的无效指令,而现有的指令执行方式无法自动跳过它们从而产生无效计算.同时在执行不规则的稀疏网络时,现有的指令映射方法造成了计算阵列的负载不均衡.这些问题阻碍了稀疏网络性能的提升.基于不同通道共享一套指令的前提下,根据稀疏网络的数据和指令特征增加指令控制单元实现权值数据中0值相关指令的检测和跳过,同时使用负载均衡的指令映射算法解决稀疏网络中指令执行不均衡问题.实验表明:与密集网络相比稀疏网络实现了平均1.55倍的性能提升和63.77%的能耗减少.同时比GPU(cuSparse)和Cambricon-X实现的稀疏网络分别快2.39倍(Alexnet)、2.28倍(VGG16)和1.14倍(Alexnet)、1.23倍(VGG16).

关键词：领域专用加速器粗粒度数据流稀疏卷积神经网络指令映射指令控制

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Chip Learning:从芯片设计到芯片学习

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中国科学院院刊 2022年第1期37卷 15-23页

作者：陈云霁杜子东郭崎李威谭懿峻中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 中国科学院大学计算机科学与技术学院北京100049

芯片是现代信息社会的关键基础设施,未来人机物三元融合的智能万物互联时代将需要大量不同种类的专用体系结构芯片。然而,芯片设计本身代价很高,具有设计周期长、过程非常复杂、专业门槛高的特点。因此,智能万物互联时代芯片需求多和芯... 详细信息

芯片是现代信息社会的关键基础设施,未来人机物三元融合的智能万物互联时代将需要大量不同种类的专用体系结构芯片。然而,芯片设计本身代价很高,具有设计周期长、过程非常复杂、专业门槛高的特点。因此,智能万物互联时代芯片需求多和芯片设计代价高之间产生了巨大的矛盾。文章提出利用芯片学习(Chip Learning)来取代芯片设计以解决上述矛盾,即采用学习的方法来完成芯片从逻辑设计到物理设计的全流程。芯片学习的目标是通过学习使得芯片设计完全不需要专业知识和设计经验,可以在短时间、无人参与的情况下高效完成。

关键词：芯片设计人工智能芯片学习设计自动化

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基于Hash索引的高通量基因序列比对并行加速技术研究

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计算机研究与发展 2013年第11期50卷 2463-2471页

作者：王文迪汤文段勃张春明张佩珩孙凝晖中国科学院计算技术研究所高性能计算机研究中心北京100190 中国科学院大学北京100049 计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190

近年来随着高通量基因测序技术的迅速发展，测序成本和周期都得到了大幅降低．然而，新一代测序技术海量数据生成能力以及各类测序算法蕴含的高并发性却对现有计算机的运算能力提出了新挑战．以一个基于Hash索引算法实现的开源重测序程... 详细信息

近年来随着高通量基因测序技术的迅速发展，测序成本和周期都得到了大幅降低．然而，新一代测序技术海量数据生成能力以及各类测序算法蕴含的高并发性却对现有计算机的运算能力提出了新挑战．以一个基于Hash索引算法实现的开源重测序程序（PerM）为例，研究了在商用多核CPU上加速该应用程序的关键技术．在一个64核SMP系统上的实验结果证明，提出的优化技术可以使Cache缺失率降低90％，性能提升4～11倍．接下来探讨了在一个包含XilinxLX330FPGA的加速卡上设计实现专用并行加速系统的相关问题．作为原型验证系统，在基于FPGA的PCIe加速卡上设计并实现了包含11个处理单元的脉动陈列并行计算系统．和IntelXeonX75508核CPU相比，提出的并行加速器有30～65倍性能功耗比优势．

关键词： Hash索引生物信息学高通量测序 FPGA 并行加速器

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多核系统共享内存资源分配和管理研究

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计算机学报 2015年第5期38卷 1020-1034页

作者：高珂陈荔城范东睿刘志勇中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 中国科学院大学北京100049 中国科学院计算技术研究所移动计算与新型终端北京市重点实验室北京100190

对于共享内存资源的多核系统来说,分配和管理有限的内存资源是一个非常重要且具有挑战性的问题.随着处理器核数的快速增长,不同线程间的访存请求对系统中共享内存的竞争也愈发激烈,由此导致的对系统性能和系统公平性的影响也更加显著.... 详细信息

对于共享内存资源的多核系统来说,分配和管理有限的内存资源是一个非常重要且具有挑战性的问题.随着处理器核数的快速增长,不同线程间的访存请求对系统中共享内存的竞争也愈发激烈,由此导致的对系统性能和系统公平性的影响也更加显著.为了缓解这一问题,除了增加可用共享资源外,公平高效地管理和利用共享内存资源至关重要.在各类共享资源中,对系统性能影响最大的是共享Cache和DRAM.文中将这两级共享内存资源的分配和管理研究归结为三个重要方面,包括共享缓存分区、访存请求调度以及地址映射优化,并从优化系统吞吐率和公平性方面分析总结了一系列共享缓存分区策略,从缓解多线程对DRAM的竞争和相互干扰方面分析概括了一系列访存调度算法和地址映射策略.最后对共享内存资源未来的研究和发展做了总结和展望.

关键词：多核系统共享缓存缓存分区动态随机存储器访存调度地址映射

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基于空间密铺的并行Stencil算法

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计算机科学与探索 2019年第2期13卷 181-194页

作者：郭鹏袁良张云泉黄珊中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 中国科学院大学计算机与控制学院北京100049

Stencil计算是一种科学和工程应用中常见的循环模式,而分块技术是一种提高数据局部性和并行性的强大转换方法。与以往直接对整个迭代空间进行分块的分块技术不同,提出了一种新的两层密铺分块的并行算法。首先,利用不同分块密铺数据空间... 详细信息

Stencil计算是一种科学和工程应用中常见的循环模式,而分块技术是一种提高数据局部性和并行性的强大转换方法。与以往直接对整个迭代空间进行分块的分块技术不同,提出了一种新的两层密铺分块的并行算法。首先,利用不同分块密铺数据空间;然后,所有分块沿时间维度扩展密铺迭代空间。该算法有以下优点:(1)最大化并发执行;(2)无冗余计算;(3)简洁的循环条件;(4)适应Stencil不同的尺寸、形状、阶数和边界条件。实验结果表明,对于3D27p Stencil,非周期边界的性能比Pluto高12%,周期边界的性能比Pochoir最高提升40%。

关键词： Stencil计算空间密铺分块方法

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SER-Tvpack:基于软错误率评估的SRAM型FPGA的装箱算法

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计算机研究与发展 2014年第8期51卷 1764-1772页

作者：夏静王天成吕涛李华伟邝继顺湖南大学信息科学与工程学院长沙410082 计算机体系结构国家重点实验室(筹)(中国科学院计算技术研究所) 北京100190

为了提高基于SRAM的FPGA(SFPGA)上的容软错误能力,提出了一种基于软错误率(soft error rate,SER)评估的装箱算法SER-Tvpack.通过结合软错误率的两个组成部分错误传播率(error propagation probability,EPP)和节点错误率(node error rate,NER),得到软错误评估标准SER的估算值,并将该值作为可靠性因子加入到代价函数中指导装箱过程,以减少装箱后可编程逻辑块(configuration logic block,CLB)之间互连的软错误率,从而提高设计的可靠性.对20个MCNC基准电路(最大基准电路集)进行实验,结果表明,与基准时序装箱算法T-Vpack及已有的容错装箱算法FTvpack相比较,软故障率分别减少了14.5%和4.11%.而且,与F-Tvpack比较,在仅增加0.04%的面积开销下,减少了2.31%的关键路径的时延,提供了较好的时序性能.

关键词： SRAM型FPGA 软错误率可靠性装箱单粒子翻转

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