检索结果-内蒙古大学图书馆

微电子学 2023年第3期53卷 372-378页

作者：臧剑栋杨卫东李静张世莉刘军模拟集成电路国家级重点实验室重庆400060 中国电子科技集团公司第二十四研究所重庆400060

介绍了一款基于0.13μm SiGe BiCMOS工艺设计的12位4.5 GSPS D/A转换器。首先给出了低延迟高速率DAC设计对制造工艺器件参数的约束评估,设计采用了低延迟架构和CML逻辑。一种创新的输出模式架构突破了大多数DAC输出频谱sin(x)/x包络的极... 详细信息

介绍了一款基于0.13μm SiGe BiCMOS工艺设计的12位4.5 GSPS D/A转换器。首先给出了低延迟高速率DAC设计对制造工艺器件参数的约束评估,设计采用了低延迟架构和CML逻辑。一种创新的输出模式架构突破了大多数DAC输出频谱sin(x)/x包络的极限,有效扩展了DAC的线性度。同时,该架构减小了关节节点的寄生电容和电感,扩展DAC可用模拟输出带宽至5.9 GHz,该DAC芯片流片测试结果显示其转换速率达到了4.5 GHz,延迟时间少于3.5个时钟周期,转换器在时钟频率4.5 GHz,输出模拟信号频率4.455 GHz时,SFDR达到57 dBc。

关键词： D/A转换器 CML逻辑 SiGe工艺低延迟

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镀Ni管壳侧壁硅橡胶粘接开裂机理研究

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微电子学 2023年第5期53卷 938-944页

作者：陈容肖玲陆科罗驰廖希异胡彦斌张颖崔伟模拟集成电路国家级重点实验室重庆400060 中国电子科技集团公司第二十四研究所重庆400060

A型号硅橡胶粘接在镀Ni管壳侧壁后存在开裂情况,包括初始加工后胶点开裂、经历单次清洗后开裂,以及经历随机振动等可靠性试验后开裂,这会导致连接失效等一系列可靠性问题。文章针对A型号硅橡胶在镀Ni管壳侧壁引线加固时出现开裂的问题,... 详细信息

A型号硅橡胶粘接在镀Ni管壳侧壁后存在开裂情况,包括初始加工后胶点开裂、经历单次清洗后开裂,以及经历随机振动等可靠性试验后开裂,这会导致连接失效等一系列可靠性问题。文章针对A型号硅橡胶在镀Ni管壳侧壁引线加固时出现开裂的问题,进行了引线粘接极限破坏力理论计算、不同胶点直径和粘胶间距的仿真,以及等离子清洗提升表面能等研究。研究结果表明,优化引线粘接结构并对镀Ni管壳进行等离子体清洗可以明显提升A型号硅橡胶在镀Ni管壳侧壁粘接的可靠性。相关研究结果可以用于A型号硅橡胶实际生产。

关键词：硅橡胶镀Ni管壳表面能开裂

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C波段横向激励薄膜体声波谐振器设计与制备

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压电与声光 2024年第3期46卷 285-289页

作者：吴高米马晋毅李尚志司美菊唐小龙蒋世义江洪敏张祖伟中国电子科技集团公司第二十四研究所模拟集成电路国家级重点实验室重庆401332 中电科芯片技术(集团)有限公司重庆401332 国知创芯(重庆)科技有限公司重庆401332

针对未来移动通信对射频前端器件提出的多频率、高集成新要求,开展了兼具声表面波(SAW)谐振器和薄膜体声波谐振器(FBAR)技术特点的新型横向激励兰姆波谐振器研究。该文介绍了基于c轴择优取向氮化铝(AlN)压电薄膜的C波段横向激励薄膜体... 详细信息

针对未来移动通信对射频前端器件提出的多频率、高集成新要求,开展了兼具声表面波(SAW)谐振器和薄膜体声波谐振器(FBAR)技术特点的新型横向激励兰姆波谐振器研究。该文介绍了基于c轴择优取向氮化铝(AlN)压电薄膜的C波段横向激励薄膜体声波谐振器(XBAR)的结构设计、参数优化和制备方法,并进行了工艺验证。通过剥离和刻蚀等步骤制备了谐振频率4.464 GHz、品质因数3039、品质因数与频率之积(f×Q)达到1.56×10^(13)GHz、面积小于0.12 mm^(2)的低杂波XBAR谐振器,并仿真分析了其用于射频滤波器的可行性。该研究为进一步研制多频率、高集成的小型化XBAR滤波器组件提供了有效的设计技术和工艺技术支撑。

关键词：压电微机电系统(MEMS)器件 C波段射频滤波器横向激励薄膜体声波谐振器(XBAR) 多频率高集成

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一种符合JESD204C协议的并行FEC译码器

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微电子学 2023年第1期53卷 50-54页

作者：赵文飞王永禄陈刚重庆邮电大学重庆400065 模拟集成电路国家级重点实验室重庆400060 中国电子科技集团公司第二十四研究所重庆400060

基于JESD204C协议,设计了一种适用于64B/66B链路层的并行FEC译码器。该电路采用64位并行处理方案,降低了电路对时钟频率的要求。针对协议使用的缩短(2074,2048)二进制循环码,设计了快速旋转电路,降低了电路设计的复杂度。使用Modelsim... 详细信息

基于JESD204C协议,设计了一种适用于64B/66B链路层的并行FEC译码器。该电路采用64位并行处理方案,降低了电路对时钟频率的要求。针对协议使用的缩短(2074,2048)二进制循环码,设计了快速旋转电路,降低了电路设计的复杂度。使用Modelsim软件完成了功能验证,结果表明,译码器能够完成数据收发、纠错和报错等功能。采用了TSMC 65 nm标准数字工艺库,在Design Compiler平台上完成了逻辑综合,报告显示,译码器电路工作频率为500 MHz时,时间裕度为0.10 ns,单通道数据处理速度可达32 Gbit/s。

关键词： JESD204C 并行设计 FEC译码器缩短循环码 64B/66B链路层

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一种环形栅LDMOS器件的宏模型

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微电子学 2023年第3期53卷 500-505页

作者：韩卫敏刘娇王磊洪敏朱坤峰张广胜中国电子科技集团公司第二十四研究所重庆400060 重庆中科渝芯电子有限公司重庆401332 模拟集成电路国家级重点实验室重庆400060

提出了一种适用于环形栅LDMOS器件的子电路宏模型。基于对环形栅LDMOS器件结构的分析,将环形栅LDMOS器件分为两个部分,一个是中间的条形栅MOS部分,使用常规的高压MOS模型;另一个是端头部分,为一个圆环形栅极MOS器件,采用了一个单独的模... 详细信息

提出了一种适用于环形栅LDMOS器件的子电路宏模型。基于对环形栅LDMOS器件结构的分析,将环形栅LDMOS器件分为两个部分,一个是中间的条形栅MOS部分,使用常规的高压MOS模型;另一个是端头部分,为一个圆环形栅极MOS器件,采用了一个单独的模型。基于40 V BCD工艺的N沟道LDMOS器件进行模型提取与验证。结果表明,建立的宏模型具有较强的几何尺寸缩放功能,对于不同尺寸的器件都具有较高的拟合精度,并且模型能够兼容当前主要的商用电路仿真器Hspice和Spectre。

关键词：环形栅 LDMOS 宏模型 BCD工艺

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基于MASH结构的24 bit Σ-Δ A/D转换器

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微电子学 2022年第2期52卷 223-228页

作者：沈晓峰李梁付东兵王友华朱璨中国电子科技集团公司第二十四研究所重庆400060 模拟集成电路国家级重点实验室重庆400060

设计了一种离散时间型24位Σ-ΔA/D转换器。该A/D转换器基于级联噪声整形(MASH)结构设计,整个转换器由前置可编程增益放大器、级联调制器和数字抽取滤波器等模块组成。该A/D转换器采用标准0.18μm CMOS工艺实现,版图总面积为6 mm^(2)。... 详细信息

设计了一种离散时间型24位Σ-ΔA/D转换器。该A/D转换器基于级联噪声整形(MASH)结构设计,整个转换器由前置可编程增益放大器、级联调制器和数字抽取滤波器等模块组成。该A/D转换器采用标准0.18μm CMOS工艺实现,版图总面积为6 mm^(2)。测试结果表明,在16 kS/s输出数据速率下,该A/D转换器的信噪比为106 dB,无杂散动态范围为110 dB,功耗仅为20 mW。

关键词： Σ-ΔA/D转换器 Σ-Δ调制器级联MASH 噪声整形双采样

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一种具有低噪声高电源抑制的LDO电路设计

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微电子学 2022年第5期52卷 837-842页

作者：王妍杨潇雨魏林赵之昱模拟集成电路国家级重点实验室重庆400060 中国电子科技集团公司第二十四研究所重庆400060

设计了一种基于28 nm CMOS工艺的低噪声高电源抑制LDO电路。采用折叠共源共栅结构设计了高输出阻抗、高增益误差的放大器,降低了电源噪声对输出端的影响。采用共源共栅密勒补偿结构,保证电路在负载处于轻载/重载下保持较高的相位裕度,... 详细信息

设计了一种基于28 nm CMOS工艺的低噪声高电源抑制LDO电路。采用折叠共源共栅结构设计了高输出阻抗、高增益误差的放大器,降低了电源噪声对输出端的影响。采用共源共栅密勒补偿结构,保证电路在负载处于轻载/重载下保持较高的相位裕度,增强了环路稳定性。误差放大器输入端采用降噪模块电路,降低了噪声对整体LDO电路的影响。基于Cadence Spectre进行仿真分析的结果表明,在1.9 V电源电压下,负载由轻载10 mA突变为重载60 mA时,环路增益为77.6~91 dB,相位裕度达到76°~79°。在中间负载电流30 mA下,对电源抑制(PSR)和噪声进行了仿真。结果表明,电源抑制为-81.9 dB,低频噪声(1 kHz)为258 nV·Hz^(-1/2)。对LDO整体电路进行了版图设计和后仿比对。结果表明,环路增益为83.2 dB,相位裕度为78°,PSR为-78.3 dB,低频噪声(1 kHz)为283 nV·Hz^(-1/2)。

关键词： 28nm CMOS工艺 LDO 高电源抑制低噪声

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一种低延迟折叠插值12位1.5 GS/s ADC

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微电子学 2022年第4期52卷 597-602页

作者：徐鸣远付东兵朱璨张磊王妍李梁模拟集成电路国家级重点实验室重庆400060 中国电子科技集团公司第二十四研究所重庆400060

基于4级级联折叠插值架构,提出了一种12位ADC。电路采用0.18μm SiGe BiCMOS工艺设计。单核达到1.5 GS/s的转换速度,接口输出为2-lane LVDS,延迟时间小于7 ns。前端采样保持电路和折叠插值量化器采用纯双极设计,在不修调的情况下可达到1... 详细信息

基于4级级联折叠插值架构,提出了一种12位ADC。电路采用0.18μm SiGe BiCMOS工艺设计。单核达到1.5 GS/s的转换速度,接口输出为2-lane LVDS,延迟时间小于7 ns。前端采样保持电路和折叠插值量化器采用纯双极设计,在不修调的情况下可达到12位量化精度。最后,给出版图设计要点和测试结果。

关键词：模数转换器折叠插值低延迟

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一种四通道16位250MS/s A/D转换器

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微电子学 2022年第4期52卷 533-538页

作者：陈玺付东兵刘璐李飞中国电子科技集团公司第二十四研究所重庆400060 模拟集成电路国家级重点实验室重庆400060

采用0.18μm CMOS工艺设计了一种四通道16位250 MS/s A/D转换器(ADC)。该转换器采用时间交织与流水线结合的结构,内部包含基准、时钟和数字校准等单元。芯片测试结果表明,开启数字校准后,动态指标SNR、SFDR分别达到73 dBFS和90 dBFS,通... 详细信息

采用0.18μm CMOS工艺设计了一种四通道16位250 MS/s A/D转换器(ADC)。该转换器采用时间交织与流水线结合的结构,内部包含基准、时钟和数字校准等单元。芯片测试结果表明,开启数字校准后,动态指标SNR、SFDR分别达到73 dBFS和90 dBFS,通道功耗为0.25 W,优值(FoM)为0.25 pJ/(conv·step)。

关键词：四通道 A/D转换器流水线时间交织

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一种基于时间域的4倍插值高能效Flash ADC

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微电子学 2022年第4期52卷 519-524页

作者：刘建伟姜俊逸叶雅倩杨曼琳王鹏王育新付晓君李儒章模拟集成电路国家级重点实验室重庆400060 中国电子科技集团公司第二十四研究所重庆400060

采用65 nm CMOS工艺,基于时间域4倍插值技术,设计了一款6位3.4 GS/s Flash ADC。该插值技术可以将N位Flash ADC的比较器数量从传统的2^(N)-1减少到2^(N-2)。与传统插值技术不同,该技术利用简单的SR锁存器有效地实现了4倍插值因子,而无... 详细信息

采用65 nm CMOS工艺,基于时间域4倍插值技术,设计了一款6位3.4 GS/s Flash ADC。该插值技术可以将N位Flash ADC的比较器数量从传统的2^(N)-1减少到2^(N-2)。与传统插值技术不同,该技术利用简单的SR锁存器有效地实现了4倍插值因子,而无需额外的时钟和校准硬件开销,在插值阶段只需要校准2^(N-2)个比较器的失调电压。在不同的工艺角、电源电压和温度(PVT)下,SR锁存器中的失调电压不超过±0.5 LSB。该ADC的采样频率达到3.4 GS/s,其在Nyquist输入时的ENOB达到5.4位,在1V电源下消耗12.6 mW的功耗,其Walden FoM值为89 fJ/(conv·step)。

关键词： Flash ADC 时间比较器 4倍时间域内插技术 SR锁存器

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