基于采样管衬底电压自举结构,提出了一种高线性低阻抗采样开关技术。在保证采样开关等效输入阻抗较小的同时,实现了采样开关的源/漏极与衬底之间的寄生电容不随输入信号幅度的变化而变化;减小了动态比较器输入管的等效导通电阻,提高了动态比较器输入管的跨导,解决了动态比较器的速度与噪声折中的难题。基于65nm CMOS工艺,设计了一种10位120MS/s SAR ADC。在1V电源电压下,功耗为1.2mW,信号噪声失真比SNDR>55dB,无杂散动态范围SFDR> 68dB,在奈奎斯特采样情况下,优值(FoM)为22fJ/(conv·step)。
针对功率器件的抗辐射加固技术,从入射粒子对半导体材料的辐射损伤机理出发,设计了一种-150 V抗辐射P沟道VDMOS器件。该器件采取的抗辐射加固措施有:在颈区的上方形成局部厚场氧化层结构;在N体区进行高剂量离子注入掺杂;在850℃低温条件下生长栅氧化层。通过仿真分析和试验进行了验证,该器件在最劣漏偏置条件下抗总剂量达到3 k Gy,抗单粒子烧毁和单粒子栅穿的LET值为99.1 Me V·cm^2/mg。该器件适用于星用抗辐射DC-DC电源系统。
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