检索结果-内蒙古大学图书馆

微电子学 2017年第3期47卷 433-436页

作者：陈繁马婷谭开洲王兰钟黎重庆邮电大学光电工程学院重庆400065 模拟集成电路重点实验室重庆400060 中国电子科技集团公司第二十四研究所重庆400060

对高频SiGe HBT器件的击穿特性进行了研究。借助TCAD仿真工具,对超结结构引入器件集电区后的击穿特性进行了分析,提出了一种采用分裂浮空埋层结构(SBFL)的SiGe异质结器件。这种结构改善了器件的内部电场分布,电场分布由原来的单三角形... 详细信息

对高频SiGe HBT器件的击穿特性进行了研究。借助TCAD仿真工具,对超结结构引入器件集电区后的击穿特性进行了分析,提出了一种采用分裂浮空埋层结构(SBFL)的SiGe异质结器件。这种结构改善了器件的内部电场分布,电场分布由原来的单三角形分布变成双三角形分布。仿真结果表明,该器件结构的击穿电压由原有的3.6V提高到5.4V,提高了50%。

关键词：锗硅异质结器件超结结构分裂浮空埋层击穿电压掺杂分布

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一种有源零点补偿的片上LDO设计

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微电子学 2017年第3期47卷 326-329页

作者：胡云斌周勇胡永贵顾宇晴重庆邮电大学重庆400065 模拟集成电路重点实验室重庆400060 重庆大学重庆400044 中国电子科技集团公司第二十四研究所重庆400060 西安交通大学西安710049

提出了一种新颖的有源零点补偿LDO结构,实现了LDO在全负载范围内的稳定,1~10 MHz范围内的电源抑制比提高了10dB。采用欠冲电压减小技术,显著减小了输出欠冲电压,提高了瞬态响应性能。基于SMIC 65nm CMOS工艺,设计了输出电压为1V、压差... 详细信息

提出了一种新颖的有源零点补偿LDO结构,实现了LDO在全负载范围内的稳定,1~10 MHz范围内的电源抑制比提高了10dB。采用欠冲电压减小技术,显著减小了输出欠冲电压,提高了瞬态响应性能。基于SMIC 65nm CMOS工艺,设计了输出电压为1V、压差电压为200mV、最大输出电流为100mA的无片外电容LDO。仿真结果显示,空载时LDO的相位裕度为64.3°,最大过冲和欠冲电压分别为52mV和47mV,满载时LDO的电源抑制比为-66dB@10kHz。

关键词：低压差线性稳压器有源零点补偿无片外电容电源抑制比

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高速高精度SAR ADC电容电压系数校正

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微电子学 2017年第6期47卷 760-764页

作者：宋健张勇李婷四川工程职业技术学院电气信息工程系四川德阳618000 中国电子科技集团公司第二十四研究所重庆400060 模拟集成电路重点实验室重庆400060

基于XFAB工艺参数,设计了一种不受电容电压系数影响的高速高精度SAR ADC。在理论上定性分析了电容电压系数对高速高精度SAR ADC的影响,并使用Matlab进行定量分析。分析结果表明,1阶与2阶电容电压系数对ADC性能的影响具有不同的特点。针... 详细信息

基于XFAB工艺参数,设计了一种不受电容电压系数影响的高速高精度SAR ADC。在理论上定性分析了电容电压系数对高速高精度SAR ADC的影响,并使用Matlab进行定量分析。分析结果表明,1阶与2阶电容电压系数对ADC性能的影响具有不同的特点。针对1阶电容电压系数,使用改进的分裂电容结构进行消除;针对2阶电容电压系数,使用分段数字补偿来进行校正。校正完成以后,电容电压系数引起的非线性误差可以从±11.7LSB降到±0.5LSB以下,无杂散动态范围可以提高10dB以上。

关键词：逐次逼近模数转换器电容电压系数数字补偿

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时钟数据恢复电路中的线性相位插值器

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西安交通大学学报 2016年第2期50卷 48-54页

作者：张瑶张鸿李梁杜鑫程军西安交通大学电子与信息工程学院西安710049 中国电子科技集团公司第二十四研究所模拟集成电路重点实验室重庆400060

针对时钟数据恢复电路(CDR)中相位插值器的非线性使得时钟抖动增大的问题,提出了一种基于非等值电流源阵列的线性相位插值器。根据插值器输出时钟相位与尾电流权重的反函数关系,在传统相位插值器的基础上调整尾电流阵列中每个电流源的... 详细信息

针对时钟数据恢复电路(CDR)中相位插值器的非线性使得时钟抖动增大的问题,提出了一种基于非等值电流源阵列的线性相位插值器。根据插值器输出时钟相位与尾电流权重的反函数关系,在传统相位插值器的基础上调整尾电流阵列中每个电流源的设计比例,并将控制管用作共栅管来提高电流源的匹配度和稳定性,从而实现了输出时钟相位与控制信号的线性关系,提高了CDR的调节精度并降低了恢复时钟的抖动。采用0.25μm CMOS工艺设计了一款基于线性相位插值器的CDR。仿真结果表明:传统结构插值器的最大相位误差为63.68%,而所提出的线性相位插值器的最大相位误差仅为9.44%,可有效地降低CDR输出时钟的抖动。

关键词：时钟恢复相位插值线性度抖动

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高压大电流单片DC/DC的抗总剂量加固技术

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太赫兹科学与电子信息学报 2017年第6期15卷 1060-1065页

作者：胡永贵王健安魏亚峰张振宇孙毛毛中国电子科技集团公司模拟集成电路国家级重点实验室重庆400060 中国电子科技集团公司第二十四研究所重庆400060

采用电流模、电压模双环控制结构,结合峰值电流采样等关键技术,实现了一款功率集成的单片DC/DC变换器。设计的峰值电流采样、斜率补偿大大提高了系统的稳定性,提高了系统的快速瞬态响应能力;针对高压低压差线性稳压器(LDO)、电流采样等... 详细信息

采用电流模、电压模双环控制结构,结合峰值电流采样等关键技术,实现了一款功率集成的单片DC/DC变换器。设计的峰值电流采样、斜率补偿大大提高了系统的稳定性,提高了系统的快速瞬态响应能力;针对高压低压差线性稳压器(LDO)、电流采样等高压模块电路,通过采样齐纳二极管、高压NJFET代替高压厚栅MOSFET等的设计方法,从总体上降低高压器件的数量,在基于30 V BCD(Bipolar-CMOS-DMOS)工艺上,结合特殊器件的版图设计方法,制作出一款输入电压5.5~17 V,电压调整率小于10 mV,电流调整率小于25 mV,输出电流大于5 A,系统静态电流小于25 mA,最高工作效率为93%的高效单片DC/DC,其抗总剂量能力大于100 krad(Si)。

关键词：单片DC/DC 峰值电流采样斜率补偿总剂量

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一种10位120MS/s逐次逼近A/D转换器

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微电子学 2016年第2期46卷 155-158,164页

作者：范誉潇王永禄黄正波陈遐迩倪亚波重庆邮电大学重庆400065 模拟集成电路重点实验室重庆400060 中国电子科技集团公司第二十四研究所重庆400060

基于SMIC 65nm CMOS工艺,设计了一种10位120 MS/s逐次逼近A/D转换器。电路为1.2V电源供电,采用基于单调转换方式的改进型低功耗D/A电容阵列,相比于传统电容阵列,功耗降低了91%。采用一级动态预放大加一级动态锁存器的动态比较器,以降低... 详细信息

基于SMIC 65nm CMOS工艺,设计了一种10位120 MS/s逐次逼近A/D转换器。电路为1.2V电源供电,采用基于单调转换方式的改进型低功耗D/A电容阵列,相比于传统电容阵列,功耗降低了91%。采用一级动态预放大加一级动态锁存器的动态比较器,以降低功耗和提高速度。设计了与电容阵列工作方式相结合的异步逻辑控制电路,以降低外部时钟设计难度,并在控制功耗的前提下提高速度。Spectre仿真验证结果表明,在采样频率为120 MHz,输入信号频率为60 MHz时,SFDR达到81.07dB,有效位数大于9位,具有良好的动态性能。电路整体功耗约为600μW。

关键词：逐次逼近模数转换器电容阵列无杂散动态范围

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0.35μm SiGe BiCMOS隔离深槽表面形貌研究

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微电子学 2016年第3期46卷 407-411页

作者：徐婉静朱坤峰杨永晖任芳黄东梁柳红张霞汪璐崔伟谭开洲钱呈中国电子科技集团公司第二十四研究所重庆400060 重庆中科渝芯电子有限公司重庆401332 模拟集成电路重点实验室重庆400060

针对0.35μm SiGe BiCMOS工艺,对隔离深槽表面形貌进行了研究。仿真及工艺结果表明,多晶硅回刻残留厚度h_2、深槽顶部开口宽度W_（tp）以及刻蚀掩蔽氧化层残留厚度h_3是影响深槽表面形貌的主要因素;当h_2=220nm,W_（tp）=0.7-0.9μm,h_3... 详细信息

针对0.35μm SiGe BiCMOS工艺,对隔离深槽表面形貌进行了研究。仿真及工艺结果表明,多晶硅回刻残留厚度h_2、深槽顶部开口宽度W_（tp）以及刻蚀掩蔽氧化层残留厚度h_3是影响深槽表面形貌的主要因素;当h_2=220nm,W_（tp）=0.7-0.9μm,h_3=150-200nm时,获得了较好的深槽表面形貌,其隔离漏电流小于0.05nA/μm,可用于0.35μm SiGe BiCMOS工艺的隔离。

关键词：深槽隔离表面形貌 0.35μm SiGe BiCMOS SiGe HBT

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SAR ADC移位寄存方式的优化

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微电子学 2016年第1期46卷 50-53页

作者：张创倪亚波徐代果胡刚毅陈遐迩范誉潇重庆大学重庆400044 模拟集成电路重点实验室重庆400060 中国电子科技集团公司第二十四研究所重庆400060 重庆邮电大学重庆400065

逐次逼近型模数转换器主要由电容阵列、比较器和数字控制电路组成。传统的数字控制电路保存一位数据时,需要依次经过移位和锁存两个步骤,因此每位数据的延迟约为两个D触发器的延迟时间,制约了转换速度。通过优化数字控制电路的移位寄存... 详细信息

逐次逼近型模数转换器主要由电容阵列、比较器和数字控制电路组成。传统的数字控制电路保存一位数据时,需要依次经过移位和锁存两个步骤,因此每位数据的延迟约为两个D触发器的延迟时间,制约了转换速度。通过优化数字控制电路的移位寄存方式,使移位和寄存两个步骤只间隔一个与门的延迟时间,每次移位寄存的总延迟降低为一个D触发器和一个与门的延时之和,提高了转换速度。仿真分析表明,改进的逻辑结构延迟较传统结构降低了约28%。

关键词：逐次逼近型模数转换器数字控制电路移位和寄存高速

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正余弦相幅转换技术发展动态

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微电子学 2016年第5期46卷 690-696页

作者：张俊安付东兵张瑞涛李广军电子科技大学通信与信息工程学院成都611731 模拟集成电路重点实验室重庆400060 中国电子科技集团公司第二十四研究所重庆400060

综合论述了直接数字频率合成(DDS)芯片设计中的核心技术——正余弦相幅转换技术。以国际上公开发表的有关相幅转换技术的论文和专利为基础,根据实现方式,将相幅转换技术分为7种,分别介绍了每种相幅转换技术的原理、特点和适用范围,以及... 详细信息

综合论述了直接数字频率合成(DDS)芯片设计中的核心技术——正余弦相幅转换技术。以国际上公开发表的有关相幅转换技术的论文和专利为基础,根据实现方式,将相幅转换技术分为7种,分别介绍了每种相幅转换技术的原理、特点和适用范围,以及相幅转换技术在电路级实现时需要考虑的因素,最后给出结论。

关键词：正余弦相幅转换技术发展动态直接数字频率合成器

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一种分段式数控延迟线的设计

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微电子学 2015年第1期45卷 32-35页

作者：万贤杰刘军付东兵模拟集成电路重点实验室重庆400060 中国电子科技集团公司第二十四研究所重庆400060

简要介绍了当前集成电路延迟调节的主流技术。针对工程应用,提出了一种分段式数控延迟线(DCDL)的设计方法,解决了延迟调节精度和调节范围之间的矛盾,具有面积小、线性度好和调节范围大等优点。基于0.18μm 1P5M CMOS工艺,对电路进行流... 详细信息

简要介绍了当前集成电路延迟调节的主流技术。针对工程应用,提出了一种分段式数控延迟线(DCDL)的设计方法,解决了延迟调节精度和调节范围之间的矛盾,具有面积小、线性度好和调节范围大等优点。基于0.18μm 1P5M CMOS工艺,对电路进行流片。测试结果显示,设计的分段型数控延迟线的调节精度为12ps,动态范围为4ns。

关键词：数控延迟线门延迟三态反相器内插

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