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2009中国计算机大会

作者：宋风龙刘志勇范东睿张军超余磊中国科学院计算技术研究所计算机系统结构重点实验室北京100190 中国科学院研究生院北京100039 中国科学院计算技术研究所计算机系统结构重点实验室北京100190

访存带宽是限制众核处理器件能提升的关键,将片上最后一级Cache设计为所有处理器核共享是必要的.在共享Cache中隔离放置冲突的数据,是提高共享Cache性能的关键.文中提出了缓存块链接的硬件方法,用于隔离共享Cache中不同线程之间的数据.... 详细信息

访存带宽是限制众核处理器件能提升的关键,将片上最后一级Cache设计为所有处理器核共享是必要的.在共享Cache中隔离放置冲突的数据,是提高共享Cache性能的关键.文中提出了缓存块链接的硬件方法,用于隔离共享Cache中不同线程之间的数据.文中基于时钟精准的片上众核结构模拟器,使用Splash2程序组和生物信息学中的仟务,对所提机制进行了评估.实验结果表明,与传统共享Cache相比,使用缓存块链接机制时,使得共享Cache的冲突性缺失率降低约20[％],而使得IPC平均提高了约10[％].

关键词：数据冲突资源隔离容量划分片上众核结构访存带宽

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抽象距离引导的半形式化验证方法

抽象距离引导的半形式化验证方法

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第十三届全国容错计算学术会议

作者：张弢吕涛李晓维中国科学院计算机系统结构重点实验室中国科学院计算技术研究所，北京 100190 中国科学院研究生院，北京 100190 中国科学院计算机系统结构重点实验室中国科学院计算技术研究所，北京 100190

传统模拟验证方法和形武化验证方法在面临复杂大规模设计时，性能和处理能力的缺陷日益突出。为了融合二者的优点，避免各自不足，本文改进并实现了一种半形式化的验证方法。首先，提出了控制状态变量和一般控制变量的概念，以及从代码... 详细信息

传统模拟验证方法和形武化验证方法在面临复杂大规模设计时，性能和处理能力的缺陷日益突出。为了融合二者的优点，避免各自不足，本文改进并实现了一种半形式化的验证方法。首先，提出了控制状态变量和一般控制变量的概念，以及从代码中识别和提取这两类变量的方法。利用此方法能够从目标设计中较为精细的抽象出部分核心电路逻辑，获得抽象距离信息。然后通过一种抽象信息引导的激励生成算法，对获得的抽象信息的有效性进行了检验。实验结果表明，这种方法仅需花费较小的计算代价，获得了较为精确的抽象信息，能够高效的引导验证覆盖到难达的状态。并且与设计规模相关性较小，具有较为广泛的适用性。

关键词：集成电路设计验证半形式化方法抽象距离引导

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一种新的片上网络系统验证平台

一种新的片上网络系统验证平台

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第十三届全国容错计算学术会议

作者：巴音达拉韩银和李晓维中国科学院计算机系统结构重点实验室，中国科学院计算技术研究所，北京 100190 中国科学院研究生院，北京 100039 中国科学院计算机系统结构重点实验室，中国科学院计算技术研究所，北京 100190

使用FPGA等硬件对片上网络进行验证，相对于使用行为级的验证更为快速和精确。然而，受限于硬件资源的有限性，很难在一个FPGA系统中部署计算资源来模拟真实的计算环境。采用软件模拟的方式评估所设计的片上网络系统，虽然便于实现且成... 详细信息

使用FPGA等硬件对片上网络进行验证，相对于使用行为级的验证更为快速和精确。然而，受限于硬件资源的有限性，很难在一个FPGA系统中部署计算资源来模拟真实的计算环境。采用软件模拟的方式评估所设计的片上网络系统，虽然便于实现且成本低廉，但是却不能反映数据在网络通路中传输时的真实情况且速度较慢。本文提出了一种新的验证片上网络的方法——利用软硬件协同的方式对片上互联网络进行验证。将整个基于片上网络的系统分为两大模块：片上网络和处理单元。通过硬件来实现结构相对简单且同构的片上网络部分，而扩展需求高，复杂多变的处理单元则通过软件来实现，二者结合，很好的实现了完整的系统。这种软硬协同的方法不但能够真实的反映NOC系统在进行数据传输时的状态，同时也能忽略硬件条件的限制，较方便的模拟不同的处理单元。

关键词：片上网络验证平台软硬件协同 FPGA 数据传输

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处理器体系结构脆弱因子分析

处理器体系结构脆弱因子分析

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第十三届全国容错计算学术会议

作者：潘送军胡瑜李晓维中国科学院计算机系统结构重点实验室，中国科学院计算技术研究所，北京 100190 中国科学院研究生院，北京 100039 中国科学院计算机系统结构重点实验室，中国科学院计算技术研究所，北京 100190

随着CMOS工艺的不断进步，单个芯片上集成的晶体管数目越来越多，使得由高能粒子辐射产生的软错误已经成为影响处理器可靠性的重要因素。量化分析软错误对不同结构的影响，已成为指导选择容错方法，提高处理器可靠性的重要措施。本文在... 详细信息

随着CMOS工艺的不断进步，单个芯片上集成的晶体管数目越来越多，使得由高能粒子辐射产生的软错误已经成为影响处理器可靠性的重要因素。量化分析软错误对不同结构的影响，已成为指导选择容错方法，提高处理器可靠性的重要措施。本文在对已有方法分析的基础上，提出了一种基于占用率的在线体系结构脆弱因子计算方法，实验结果表明，该方法能有效地计算处理器中不同结构的体系结构脆弱因子。

关键词：处理器体系结构可靠性软错误体系结构脆弱因子 CMOS工艺

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嵌入式存储器诊断电路的失效位图压缩方法

嵌入式存储器诊断电路的失效位图压缩方法

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第十三届全国容错计算学术会议

作者：王达胡瑜李华伟李晓维中国科学院计算机系统结构重点实验室，中国科学院计算技术研究所，北京 100190 中国科学院研究生院，北京 100039 中国科学院计算机系统结构重点实验室，中国科学院计算技术研究所，北京 100190

随着嵌入式存储器广泛应用于集成电路设计中，对其进行故障诊断与失效分析是提高芯片成品率的一种必要手段。由于嵌入式存储器自身可控制和可观测性较差，通常需要在片内设计诊断电路来保存失效信息以满足故障诊断和失效分析需求。在高... 详细信息

随着嵌入式存储器广泛应用于集成电路设计中，对其进行故障诊断与失效分析是提高芯片成品率的一种必要手段。由于嵌入式存储器自身可控制和可观测性较差，通常需要在片内设计诊断电路来保存失效信息以满足故障诊断和失效分析需求。在高失效密度下，研究面积开销小、数据传输量少的故障诊断电路具有重要意义。本文提出了一种将失效向量进行失效位扩展并编码后存储为失效位图的电路结构。在此基础上，针对传输数据量过多导致测试时间过长问题，本文提出将压缩后的失效位图对失效地址位和测试状态、测试数据和失效向量分别压缩的方法，减少传输数据量。

关键词：嵌入式存储器故障诊断失效位图编码方法压缩方法

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曙光5000芯片组系统级功能验证平台

曙光5000芯片组系统级功能验证平台

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2009年全国理论计算机科学学术年会

作者：刘涛王凯李晓民安学军中国科学院计算技术研究所北京100190 中国科学院计算机系统结构重点实验室北京100190 中国科学院研究生院北京100049 中国科学院计算技术研究所北京100190 中国科学院计算机系统结构重点实验室北京100190

曙光5000芯片组是曙光5000 计算单元中的系统控制器,它通过HT接口连接两颗CPU并提供高速网络通信能力。为了确保曙光5000芯片组的功能正确性,为其设计了系统级功能验证平台SVP。SVP采用分层结构对系统进行建模,通过对本地计算单元的系... 详细信息

曙光5000芯片组是曙光5000 计算单元中的系统控制器,它通过HT接口连接两颗CPU并提供高速网络通信能力。为了确保曙光5000芯片组的功能正确性,为其设计了系统级功能验证平台SVP。SVP采用分层结构对系统进行建模,通过对本地计算单元的系统软件行为、硬件平台功能以及远程计算单元的网络行为进行模拟,提供了接近真实系统的验证环境。在曙光5000芯片组的验证过程中,SVP发现并排除了逻辑设计中的大多数功能错误,通过并行验证加速了验证覆盖率的收敛过程。

关键词：芯片组功能验证逻辑设计控制器分层结构

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多时钟域芯片调试的数据失效处理

多时钟域芯片调试的数据失效处理

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第十三届全国容错计算学术会议

作者：高建良韩银和李晓维中国科学院计算机系统结构重点实验室，北京 100190 中国科学院计算技术研究所，北京 100190 中国科学院研究生院，北京 100049 中国科学院计算机系统结构重点实验室，北京 100190 中国科学院计算技术研究所，北京 100190

为了处理多时钟域芯片调试中的数据失效，本文提出了通过控制时钟信号和停止信号的方法，实现了跨时钟域数据交换的发送方和接收方在各种频率关系下都能有效的避免数据失效。从而提高了芯片调试的准确性、高效性。通过对工业级芯片的分... 详细信息

为了处理多时钟域芯片调试中的数据失效，本文提出了通过控制时钟信号和停止信号的方法，实现了跨时钟域数据交换的发送方和接收方在各种频率关系下都能有效的避免数据失效。从而提高了芯片调试的准确性、高效性。通过对工业级芯片的分析，验证了该方法的有效性。

关键词：多时钟域芯片调试数据失效处理失效检测

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集成电路中的片内时延测量技术

集成电路中的片内时延测量技术

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第十三届全国容错计算学术会议

作者：裴颂伟李华伟李晓维中国科学院计算机系统结构重点实验室，北京 100190 中国科学院计算技术研究所，北京 100190 中国科学院研究生院，北京 100049 中国科学院计算机系统结构重点实验室，北京 100190 中国科学院计算技术研究所，北京 100190

随着工艺技术进入深亚微米时代，现代集成电路中对定时的要求变得越来越严格。时延缺陷对芯片的功能、性能和可靠性带来很大的影响，为了确保芯片的质量，非常有必要检测到它们。片内时延测量技术为芯片时廷的测试和调试提供了一种有效... 详细信息

随着工艺技术进入深亚微米时代，现代集成电路中对定时的要求变得越来越严格。时延缺陷对芯片的功能、性能和可靠性带来很大的影响，为了确保芯片的质量，非常有必要检测到它们。片内时延测量技术为芯片时廷的测试和调试提供了一种有效的手段，并且已经成为研究的热点。在本文当中，我们首先介绍了片内时延测量技术的基本概念和分类，然后介绍了几种高精度的采用数字方法实现的片内时延测量技术。最后，从时延测试向量所敏化的通路的角度，分析了片内时延测量的结果。

关键词：时延测量芯片调试通路时延集成电路

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面向长互连线串扰效应的可靠性设计方法

面向长互连线串扰效应的可靠性设计方法

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第十三届全国容错计算学术会议

作者：张颖李华伟李晓维中国科学院计算机系统结构重点实验室，北京邮政编码:100190 中国科学院计算技术研究所，北京邮政编码:100190 中国科学院研究生院，北京邮政编码：100049 中国科学院计算机系统结构重点实验室，北京邮政编码:100190 中国科学院计算技术研究所，北京邮政编码：100190

在超深亚微米工艺下，为了处理日益严重的互连线串扰效应，减缓互连线时延对系统整体性能的制约，研究人员提出了多种面向长互连线的可靠性设计方法。本文介绍了近期国际上对互连线可靠性设计的研究成果，着重介绍串扰避免编码(Crosstal... 详细信息

在超深亚微米工艺下，为了处理日益严重的互连线串扰效应，减缓互连线时延对系统整体性能的制约，研究人员提出了多种面向长互连线的可靠性设计方法。本文介绍了近期国际上对互连线可靠性设计的研究成果，着重介绍串扰避免编码(Crosstalk Avoidance Code，CAC)，它通过编码的方法禁止在总线上出现导致较大串扰时廷的信号跳变，把长互连线的时延限制在一定上限之下。与同类方法相比，串扰避免编码有效地减缓互连线时延，非常适用于高速集成电路。

关键词：串扰避免编码串扰效应互连线时延故障容忍可靠性设计

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高性能代价比的两层关联间接转移预测器设计

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计算机学报 2008年第11期31卷 1898-1906页

作者：袁楠范东睿中国科学院计算技术研究所系统结构重点实验室北京100190 中国科学院研究生院北京100049

随着面向对象语言程序、动态链接库(DLL)等的普遍应用,间接转移指令的使用越来越频繁.两层关联间接转移预测器预测准确度高,但实现硬件代价较高,因此并不实用.文中深入分析了两层关联间接转移预测器中产生误预测的原因,通过改进索引方... 详细信息

随着面向对象语言程序、动态链接库(DLL)等的普遍应用,间接转移指令的使用越来越频繁.两层关联间接转移预测器预测准确度高,但实现硬件代价较高,因此并不实用.文中深入分析了两层关联间接转移预测器中产生误预测的原因,通过改进索引方法、压缩存储等实用方法减小硬件实现代价.实验结果表明,通过这些方法的改进,在133K比特硬件存储代价下,使用一组SPEC CPU2000测试程序进行评估,间接转移误预测率为9.6%,仅比两层关联预测器理想误预测率高2.3%,而4路组相联BTB预测器的误预测率为31%.

关键词：间接转移两层预测器误预测

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