检索结果-内蒙古大学图书馆

固体电子学研究与进展 2013年第3期33卷 266-270,293页

作者：刘隽人江晨黄煜梅洪志良复旦大学专用集成电路与系统国家重点实验室上海201203

采用TSMC65nm CMOS工艺设计了用于全数字频率综合器、频率覆盖范围8.95～11.02GHz的数字控制LC振荡器。为了减小相位噪声,本设计采用了带有尾电感的互补型LC振荡器结构;振荡器的可编程电容阵列被分成3组,以此来配合数字频率综合器的3个... 详细信息

采用TSMC65nm CMOS工艺设计了用于全数字频率综合器、频率覆盖范围8.95～11.02GHz的数字控制LC振荡器。为了减小相位噪声,本设计采用了带有尾电感的互补型LC振荡器结构;振荡器的可编程电容阵列被分成3组,以此来配合数字频率综合器的3个频率锁定过程。在电源电压为1V的情况下,振荡器的功耗为3.53mW。测试结果显示,该数字控制LC振荡器实现了40kHz的频率精度,当输出频率为9.38GHz时,在1MHz频偏处,相位噪声为-111.02dBc/Hz。

关键词：全数字频率综合器互补结构振荡器相位噪声频率精度

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可实现DVS的单电感双输出降压型直流-直流转换器

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固体电子学研究与进展 2013年第1期33卷 86-91页

作者：管璐璐许伟伟李叶洪志良复旦大学专用集成电路与系统国家重点实验室上海201203

设计了一款单电感双输出(SIDO)的降压型直流-直流转换器,一个输出电压可以进行动态电压转换,在0.725～1.2V直接变化,另一输出电压可实现1.2V和1.8V,两路输出最大可实现500mA负载电流。转换器根据负载的不同在脉冲宽度调制(PWM)和脉冲频... 详细信息

设计了一款单电感双输出(SIDO)的降压型直流-直流转换器,一个输出电压可以进行动态电压转换,在0.725～1.2V直接变化,另一输出电压可实现1.2V和1.8V,两路输出最大可实现500mA负载电流。转换器根据负载的不同在脉冲宽度调制(PWM)和脉冲频率调制(PFM)之间自动切换。采用死区时间自适应调整的技术来提高系统的转换效率,分段开关则用来降低输出端毛刺。基于TSMC0.25μm CMOS工艺,测试结果证明该系统输出电压纹波低、毛刺小,系统峰值效率可达90%。

关键词：单电感双输出死区自适应调节动态电压调整分段导通

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一种非二进制权重的高能效比逐次比较型模数转换器

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固体电子学研究与进展 2013年第4期33卷 382-388页

作者：万鑫谈熙复旦大学专用集成电路与系统国家重点实验室上海201203

介绍了一种非二进制权重的高能效比逐次比较型模数转换器。该ADC采用了非二进制权重的电容结构以降低工艺失配对性能的影响,极大地减小了总电容的值;使用了自适应时钟来实现每一位的量化,提高了采样频率,并且不需要外界提供高速时钟;采... 详细信息

介绍了一种非二进制权重的高能效比逐次比较型模数转换器。该ADC采用了非二进制权重的电容结构以降低工艺失配对性能的影响,极大地减小了总电容的值;使用了自适应时钟来实现每一位的量化,提高了采样频率,并且不需要外界提供高速时钟;采用了注入扰动的最小均方校准算法,用很小的电路代价实现了后台数字校准。本芯片在SMIC 0.13μm工艺上实现,芯片模拟部分核心面积为0.042mm2,数字校准模块面积为0.04mm2,芯片工作在25MHz采样率时功耗为2.8mW,信噪失真比为58.6dB,有效位数为9.5位。

关键词：逐次比较型模数转换器数字校准非二进制权重

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一种高速FPGA配置电路设计

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复旦学报（自然科学版） 2013年第4期52卷 479-485页

作者：毛劲松叶海江周灏王健来金梅复旦大学专用集成电路与系统国家重点实验室上海201203

针对当前FPGA芯片编程下载(配置)电路结构上的不足导致位流下载回读吞吐率较低问题,设计了一种流水线编程下载电路结构,将位流下载分两级流水线并行实施,第一级通过快速解析位流的指令集实现数据包的分拆,第二级将解析出的数据包送达内... 详细信息

针对当前FPGA芯片编程下载(配置)电路结构上的不足导致位流下载回读吞吐率较低问题,设计了一种流水线编程下载电路结构,将位流下载分两级流水线并行实施,第一级通过快速解析位流的指令集实现数据包的分拆,第二级将解析出的数据包送达内部编程点相应的字线与位线.采用与电路结构兼容的32位并行CRC32技术校验下载位流,以增强位流下载可靠性,并采用帧ECC电路对回读位流进行单比特纠错与多比特检错(SECDED).验证结果表明,该设计在内部振荡器频率为150MHz的情况下外部配置端口的最高吞吐率为3 680Mbps,在内部振荡器频率为200MHz的情况下最高吞吐率为4 896Mbps.

关键词：现场可编程逻辑门阵列编程下载吞吐率 CRC32 ECC

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互连线高效时域多步积分模型降阶算法

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复旦学报（自然科学版） 2013年第3期52卷 339-346页

作者：郭倞杨帆曾璇复旦大学专用集成电路与系统国家重点实验室上海201203

为了进一步提高现有互连电路模型降阶算法的精度和效率,提出一种基于时域多步积分的互连线模型降阶算法.首先对原始电路的时域方程进行多步积分得到关于状态变量的二阶递推关系,然后通过二次Arnoldi方法得到投影矩阵,再通过投影矩阵对... 详细信息

为了进一步提高现有互连电路模型降阶算法的精度和效率,提出一种基于时域多步积分的互连线模型降阶算法.首先对原始电路的时域方程进行多步积分得到关于状态变量的二阶递推关系,然后通过二次Arnoldi方法得到投影矩阵,再通过投影矩阵对原始时域方程进行投影得到降阶系统.该算法可以保证时域积分后降阶系统和原始系统的状态变量在离散时间点的匹配,保证时域降阶精度,同时继承了已有算法所具有的数值稳定性及降阶系统的无源性.该算法不仅比现有的时域模型降阶算法复杂度低和比现有的频域模型降阶算法精度高,而且与时域单步积分的模型降阶算法相比,可以在保证与其计算复杂度相当的基础上,达到更高的精度.

关键词：模型降阶时域多步积分法

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基于数字延时锁相环的FPGA IO延时管理电路

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复旦学报（自然科学版） 2013年第4期52卷 497-504页

作者：王鹏翔周灏来金梅复旦大学专用集成电路与系统国家重点实验室上海201203

本文提出了一种基于过采样量化器和换挡(Gear-Shift)控制机制的新颖的数字延时锁相环(DDLL),可以嵌入于FPGA芯片IO单元的延时管理系统,实现了IO单元数据通路延时的精确校正,分辨率达到78ps,可调节范围达4ns,满足FPGA芯片对高速串行接口... 详细信息

本文提出了一种基于过采样量化器和换挡(Gear-Shift)控制机制的新颖的数字延时锁相环(DDLL),可以嵌入于FPGA芯片IO单元的延时管理系统,实现了IO单元数据通路延时的精确校正,分辨率达到78ps,可调节范围达4ns,满足FPGA芯片对高速串行接口协议复杂时序的兼容.DDLL使用独具特色的过采样量化器,仅使用1bit时间数字转换器(TDC)达到了98dB SNR,等效理论分辨率达16位,并引入了全新的Gear-Shift控制机制,对误差信息合理的加权实现快速精确的锁入,结合2阶巴特沃斯衰减的数字环路滤波器,实现全数字环路控制,较传统模拟延时锁相环,节省了芯片面积和功耗,同时对数字电路所产生的衬底噪声具有更好耐受.DDLL采用65nm数字工艺,嵌入复旦大学自主研发的FPGA芯片,经过后仿验证,锁定时间小于50cycles.

关键词：现场可编程门阵列过采样量化 Gear-Shift机制延时锁相环 IO延时管理

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65nm标准CMOS工艺阈值电压系统波动检测方案设计

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固体电子学研究与进展 2013年第4期33卷 377-381页

作者：袁瑞董庆简文翔林殷茵复旦大学专用集成电路与系统国家重点实验室上海201203

设计了一种标准CMOS工艺下的阈值电压系统波动检测电路,其检测电路核心部分是工作在亚阈值区的环形振荡器(SRO)。该方案包括8种级数、2种尺寸共16种SRO,并以8种级数、2种尺寸共16种传统环形振荡器(RO)作对比,在SMIC 65nm标准CMOS工艺上... 详细信息

设计了一种标准CMOS工艺下的阈值电压系统波动检测电路,其检测电路核心部分是工作在亚阈值区的环形振荡器(SRO)。该方案包括8种级数、2种尺寸共16种SRO,并以8种级数、2种尺寸共16种传统环形振荡器(RO)作对比,在SMIC 65nm标准CMOS工艺上流片验证。芯片测试结果表明:新方案相对传统检测方案具有更高的灵敏度,更直观;且阈值电压的系统波动随器件尺寸增大而略微减小。

关键词：系统波动亚阈值环形振荡器标准互补金属氧化物半导体工艺

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应用于全数字锁相环的动态器件匹配与低功耗鉴相技术

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复旦学报（自然科学版） 2013年第4期52卷 526-534页

作者：刘鹏飞李巍李宁复旦大学专用集成电路与系统国家重点实验室上海201203

提出了应用于全数字锁相环的改进的动态器件匹配技术和低功耗鉴相技术.利用低功耗鉴相技术简化了传统的全数字锁相环的鉴相原理,发明出一种新型的数字鉴相器,降低了数字电路实现的复杂性,降低了功耗;同时,本文所述的应用于全数字锁相环... 详细信息

提出了应用于全数字锁相环的改进的动态器件匹配技术和低功耗鉴相技术.利用低功耗鉴相技术简化了传统的全数字锁相环的鉴相原理,发明出一种新型的数字鉴相器,降低了数字电路实现的复杂性,降低了功耗;同时,本文所述的应用于全数字锁相环的动态器件匹配技术,降低了电容的工艺偏差对锁相环输出调谐曲线的不利影响,优化了锁相环的性能.该全数字锁相环采用TSMC 0.13μm CMOS工艺进行设计,仿真结果表明,本文所述的低功耗鉴相器功能正确,可使全数字锁相环正确地锁定在2.4～5.2GHz,本文所述的基于改进算法的芯片中鉴相器部分具有传统架构鉴相器53.2%的功耗与66.5%的芯片面积.测试结果表明,动态器件匹配技术使振荡器的输出调谐曲线(本文指输出频率与DCO调制字码值的曲线关系)更加接近理想情况.

关键词：全数字锁相环数字鉴相器低功耗动态器件匹配调谐曲线优化

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一种用于双成像光刻中的版图分解算法

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复旦学报（自然科学版） 2013年第1期52卷 129-138页

作者：魏晗一陆伟成复旦大学专用集成电路与系统国家重点实验室上海201203

双成像光刻技术是在集成电路制造工艺不断缩小时解决光刻后图形失真问题和提高准确度的最有效的方案之一.在双成像光刻中,需要进行版图分解,将版图中多边形分解为更简单的图形的集合.现有的多边形分解算法不适合应用于双成像光刻,会产... 详细信息

双成像光刻技术是在集成电路制造工艺不断缩小时解决光刻后图形失真问题和提高准确度的最有效的方案之一.在双成像光刻中,需要进行版图分解,将版图中多边形分解为更简单的图形的集合.现有的多边形分解算法不适合应用于双成像光刻,会产生工艺无法接受的薄片,覆盖误差会导致图形断开,与双成像光刻中的版图分解的目标也不同.提出了一种新的版图分解算法,通过引入交叠,消除薄片的产生,同时解决由于覆盖误差引起的图形断开问题;减少分解后的矩形数目,从而减少双成像光刻中颜色分配后的冲突总数,适合用于双成像光刻技术.实验说明该算法有效.

关键词：双成像光刻技术版图分解算法引入交叠

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基于多核架构适用于LTE标准的FFT算法研究与实现

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复旦学报（自然科学版） 2013年第3期52卷 285-291,296页

作者：徐虎雄盛嘉奕陈赟虞志益复旦大学专用集成电路与系统国家重点实验室上海201203

基于多核架构提出了一种适用于长期演进技术(LTE)下行链路128～2048/1536点快速傅里叶变换(FFT)计算的算法,并进行了仿真.利用多核结构将FFT算法进行并行划分,采用流水线并行和数据并行的结构,减少运行时间.同时将该算法基于一块使用TSM... 详细信息

基于多核架构提出了一种适用于长期演进技术(LTE)下行链路128～2048/1536点快速傅里叶变换(FFT)计算的算法,并进行了仿真.利用多核结构将FFT算法进行并行划分,采用流水线并行和数据并行的结构,减少运行时间.同时将该算法基于一块使用TSMC 65nm工艺制成的多核芯片上实现,在750MHz的工作频率下,计算128～2048/1536点FFT的芯片实测功耗为282～366mW,能量效率为每点35.4～84.33nJ.与其他设计相比,运行速度最多能提高近6倍,计算大点数FFT时,能量效率可提高约20%.

关键词：多核架构长期演进技术快速傅里叶变换

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