检索结果-内蒙古大学图书馆

固体电子学研究与进展 2007年第2期27卷 207-212页

作者：胡嘉盛李巍任俊彦复旦大学专用集成电路与系统国家重点实验室上海201203

设计了采用SMIC0.18μm RF CMOS工艺的共源共栅NMOS结构的增益可变的差动式低噪声放大器。在考虑了ESD保护pad和封装寄生效应后,着重对低噪声放大器的输入阻抗匹配、增益以及共源共栅级联结构下的噪声系数、线性度等进行了一系列分析,... 详细信息

设计了采用SMIC0.18μm RF CMOS工艺的共源共栅NMOS结构的增益可变的差动式低噪声放大器。在考虑了ESD保护pad和封装寄生效应后,着重对低噪声放大器的输入阻抗匹配、增益以及共源共栅级联结构下的噪声系数、线性度等进行了一系列分析,并提出了优化措施。芯片测试结果表明:在1.56GHz中心频率下,-3dB带宽约为150MHz,输出最大电压增益为27dB,此时噪声系数NF约为2.33dB,IIP3约为4.0dBm,可变增益范围为7dB。在3.3V电源电压下消耗电流8.2mA。此设计方法可以应用到诸如GSM、GPS等无线接收机系统中。

关键词：互补金属氧化物半导体射频集成电路低噪声放大器可变增益控制

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抗差分功耗分析攻击的AES算法的VLSI实现

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计算机研究与发展 2007年第3期44卷 378-383页

作者：赵佳曾晓洋韩军王晶陈俊复旦大学专用集成电路与系统国家重点实验室上海200433

提出了一种抗差分功耗分析攻击的先进密码算法(AES)的低成本的VLSI实现方案.采用屏蔽(masking)技术来抗差分功耗分析攻击.为了降低抗攻击技术对原有运算单元速度面积的影响,在分析改进的AES算法的基础上,用优化运算次序、复用相应模块... 详细信息

提出了一种抗差分功耗分析攻击的先进密码算法(AES)的低成本的VLSI实现方案.采用屏蔽(masking)技术来抗差分功耗分析攻击.为了降低抗攻击技术对原有运算单元速度面积的影响,在分析改进的AES算法的基础上,用优化运算次序、复用相应模块、采用复合域计算等方法实现了以极小的硬件代价获得了较高的抗攻击性能.采用HHNEC0.25μm标准CMOS工艺,单元面积约48×103等效门;在70MHz工作频率下,数据吞吐率达到380Mbps.

关键词：功耗分析 AES 屏蔽低成本

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LowTARP:低温交替改善的模拟退火布局算法

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计算机辅助设计与图形学学报 2007年第6期19卷 692-697页

作者：杨铭来金梅唐璞山胡欣曾璇童家榕复旦大学专用集成电路与系统国家重点实验室上海201203

在模拟退火算法的基础上,提出一种“低温交替改善”的FPGA布局算法.在模拟退火的低温阶段,该算法不仅交换可配置逻辑单元(CLB)的位置,也改变逻辑单元(LE)所属的CLB,即同时对布局和装箱进行优化,并采用布局的目标函数来衡量装箱的优劣.... 详细信息

在模拟退火算法的基础上,提出一种“低温交替改善”的FPGA布局算法.在模拟退火的低温阶段,该算法不仅交换可配置逻辑单元(CLB)的位置,也改变逻辑单元(LE)所属的CLB,即同时对布局和装箱进行优化,并采用布局的目标函数来衡量装箱的优劣.实验数据表明,采用3种不同的装箱算法的结果作为布局的输入,布线通道宽度与最具代表性的VPR布局算法相比,分别提高21.3%,15.5%和10.7%,而引入的额外计算量不到20%.

关键词：布局装箱模拟退火

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适用于主板电压调整器数字控制模块的ADC

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固体电子学研究与进展 2007年第2期27卷 230-234,252页

作者：郭健民张科顾培培李文宏复旦大学专用集成电路与系统国家重点实验室上海201203

设计与实现了一种适用于主板电压调整器(VRM)数字控制模块的模数转换器(ADC)。文中采用Flash比较方式减少A/D转换延时,采用窗口式量化结构减小电路功耗。电路采用HSPICE仿真,Chartered0.35μm CMOS工艺流片实现。测试结果表明:ADC的量... 详细信息

设计与实现了一种适用于主板电压调整器(VRM)数字控制模块的模数转换器(ADC)。文中采用Flash比较方式减少A/D转换延时,采用窗口式量化结构减小电路功耗。电路采用HSPICE仿真,Chartered0.35μm CMOS工艺流片实现。测试结果表明:ADC的量化阶梯为10mV,A/D转换延时为10ns,在采样频率为1MHz时,其功耗为7mW。VRM系统测试表明,该ADC满足VRM数字控制模块的要求。

关键词：窗口式并行比较模数转换器主板电压调整器量化数字控制器

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高频多相数字DC-DC控制芯片的设计

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固体电子学研究与进展 2007年第2期27卷 246-252页

作者：顾培培郭健民张科周熙孔明李文宏复旦大学专用集成电路与系统国家重点实验室上海201203

介绍应用于低电压大电流DC-DC的高频多相数字控制芯片的设计。该芯片采用电压模式控制、数字比例-积分-微分(Pid)控制算法,由可编程电压基准源、窗口ADC、数字Pid电路以及数字脉宽调制(DPWM)电路组成。该芯片提供1MHz开关频率、四相PWM... 详细信息

介绍应用于低电压大电流DC-DC的高频多相数字控制芯片的设计。该芯片采用电压模式控制、数字比例-积分-微分(Pid)控制算法,由可编程电压基准源、窗口ADC、数字Pid电路以及数字脉宽调制(DPWM)电路组成。该芯片提供1MHz开关频率、四相PWM信号输出、5bit电压识别(Vid)码控制系统的输出电压,实现从1.1V到1.85V可调。芯片在0.35μm工艺下流片。实验结果证实了芯片的性能与设计方法的正确性。

关键词：控制芯片数字控制直流-直流变换器

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一种新型的高速时钟数据恢复电路的设计和验证

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固体电子学研究与进展 2007年第4期27卷 529-534页

作者：叶国敬孙曼郭淦洪志良复旦大学专用集成电路与系统国家重点实验室上海200433

针对高速(Gbit/s)串行数据通信应用,提出了一种混合结构的高速时钟数据恢复电路。该电路结构结合鉴频器和半速率二进制鉴相器,实现了频率锁定环路和相位恢复环路的同时工作。和传统的双环路结构相比,在功耗和面积可比拟的前提下,该结构... 详细信息

针对高速(Gbit/s)串行数据通信应用,提出了一种混合结构的高速时钟数据恢复电路。该电路结构结合鉴频器和半速率二进制鉴相器,实现了频率锁定环路和相位恢复环路的同时工作。和传统的双环路结构相比,在功耗和面积可比拟的前提下,该结构系统的复杂度低、响应速度快。电路采用1.8 V,0.18μm CMOS工艺流片验证,测试结果显示在2 Gbit/s伪随机数序列输入情况下,电路能正确恢复出时钟和数据。芯片面积约0.5 mm^2,时钟数据恢复部分功耗为53.6 mW,输出驱动电路功耗约64.5 mW,恢复出的时钟抖动峰峰值为45 ps,均方根抖动为9.636 ps。

关键词：模拟集成电路时钟数据恢复鉴频器半速非归零码

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基于布通率的FPGA装箱算法

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计算机辅助设计与图形学学报 2007年第1期19卷 108-113页

作者：胡云王伶俐唐璞山童家榕复旦大学专用集成电路与系统国家重点实验室上海201203

提出一种基于FPGA布通率的装箱算法.选择连接因子最小的节点作为种子节点;采用基于布通率的启发式函数来选择最合适的逻辑单元(LE)装箱到可配置逻辑单元(CLB)内部.可以同时减少装箱后CLB之间的线网数和CLB引脚的外部使用率,从而减少布... 详细信息

提出一种基于FPGA布通率的装箱算法.选择连接因子最小的节点作为种子节点;采用基于布通率的启发式函数来选择最合适的逻辑单元(LE)装箱到可配置逻辑单元(CLB)内部.可以同时减少装箱后CLB之间的线网数和CLB引脚的外部使用率,从而减少布线所需的通道数.该算法和已有算法相比较,线网数和布线通道数都减少约30%.算法的时间复杂度仍然是线性的.

关键词：现场可编程逻辑门阵列布通率装箱

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深亚微米Sigma-Delta ADC设计方法研究

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固体电子学研究与进展 2007年第1期27卷 63-68页

作者：詹陈长王勇周晓方闵昊周电复旦大学专用集成电路与系统国家重点实验室上海201203

通过一个0.18μm CMOS工艺、低功耗Sigma-Delta ADC调制器(SDM)部分的设计研究,提出了一种深亚微米下混合信号处理系统的设计方法,论述了从系统级行为验证到电路级验证的设计流程,与传统流程相比,在行为级验证中采用了SIMULINK建模方法... 详细信息

通过一个0.18μm CMOS工艺、低功耗Sigma-Delta ADC调制器(SDM)部分的设计研究,提出了一种深亚微米下混合信号处理系统的设计方法,论述了从系统级行为验证到电路级验证的设计流程,与传统流程相比,在行为级验证中采用了SIMULINK建模方法,在电路级的验证中,提出了从宏模型验证到晶体管级细电路验证这样一种新颖的设计方案,其中所提出的宏模型以6.5%的仿真时间获得97.5%的仿真精度,晶体管级电路以此指标设计,确保其一次验证通过,提高了系统设计效率。

关键词：深亚微米 Sigma—Delta 模数转换器混合信号宏模型设计方法

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工艺参数变化下的基于统计时序分析的时钟偏差安排

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计算机辅助设计与图形学学报 2007年第9期19卷 1172-1177页

作者：方君陆伟成赵文庆复旦大学专用集成电路与系统国家重点实验室上海201203

针对工艺参数变化的情况,提出一种成品率驱动的时钟偏差安排算法.提出统计时序约束图的概念,利用统计时序分析的结果将时序电路转换为统计时序约束图;将寻找关键环问题转换为最小费用/时间比值环问题,并按比例分配关键环中的时钟偏差的... 详细信息

针对工艺参数变化的情况,提出一种成品率驱动的时钟偏差安排算法.提出统计时序约束图的概念,利用统计时序分析的结果将时序电路转换为统计时序约束图;将寻找关键环问题转换为最小费用/时间比值环问题,并按比例分配关键环中的时钟偏差的安全余量.实验结果表明,该算法有助于提高集成电路的成品率.

关键词：时钟偏差统计时序分析统计时序约束图成品率

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一种用于分数频率合成器的3阶单环ΣΔ调制器

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固体电子学研究与进展 2007年第1期27卷 74-78页

作者：胡康敏沈维伦黄煜梅洪志良复旦大学专用集成电路与系统国家重点实验室上海200433

分析了无线通信分数分频频率合成器的关键模块ΣΔ调制器(SDM)的设计方法,并提出了一种系数能用移位产生的简单高效的单环3阶3位量化SDM结构。该电路采用标准0.18μm CM O S工艺实现,电源电压1.8 V,内部使用24位总线,在工作频率为16MH z... 详细信息

分析了无线通信分数分频频率合成器的关键模块ΣΔ调制器(SDM)的设计方法,并提出了一种系数能用移位产生的简单高效的单环3阶3位量化SDM结构。该电路采用标准0.18μm CM O S工艺实现,电源电压1.8 V,内部使用24位总线,在工作频率为16MH z时,可到达的频率分辨率为8 H z,结果表明它的带外噪声平坦、输出位宽窄,优于同阶级联ΣΔ结构。

关键词： ∑△调制器分数分频频率合成器锁相环

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