检索结果-内蒙古大学图书馆

计算机研究与发展 2006年第6期43卷 1076-1082页

作者：范益波曾晓洋于宇复旦大学专用集成电路与系统国家重点实验室上海200433

通过算法级分析和对比RSA原始算法以及改进型模幂模乘算法,提出了一种双重流水线结构的RSA密码协处理器体系结构,该结构具备高速、可配置性能·基于该体系结构,可以根据不同的用户需求,方便地设计出支持各种速度和密钥长度的RSA密... 详细信息

通过算法级分析和对比RSA原始算法以及改进型模幂模乘算法,提出了一种双重流水线结构的RSA密码协处理器体系结构,该结构具备高速、可配置性能·基于该体系结构,可以根据不同的用户需求,方便地设计出支持各种速度和密钥长度的RSA密码处理器·该体系结构尤其适用于设计高速、高位宽RSA密码芯片;同时其可配置性能也可以满足低速、高位数、高安全性RSA系统的市场需求·另外,基于该体系结构设计的RSA加密IP,非常适合SoC的芯片设计·最后,基于该体系结构设计了一款高速1024b RSA密码加密芯片,采用0·18μm标准单元库设计,实现结果显示,芯片在150MHz时钟频率下能完成每秒5000次1024b RSA加密运算,是国内同类产品中速度最快的·

关键词： RSA 高速可配置加密芯片 VLSI

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用于蓝牙芯片的高斯滤波移频键控。

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固体电子学研究与进展 2006年第3期26卷 325-329,353页

作者：沈维伦杨雨佳王方林洪志良复旦大学专用集成电路与系统国家重点实验室上海200433

介绍了一种用于蓝牙芯片的高斯滤波移频键控的设计和测试结果。整个电路由高斯滤波器和移频键控调制器两个模块组成,使用直接数字频率综合(DDFS)技术实现,。设计中采用合理的编码和压缩技术,大大减小了存储输出信号波形的内存的规模。... 详细信息

介绍了一种用于蓝牙芯片的高斯滤波移频键控的设计和测试结果。整个电路由高斯滤波器和移频键控调制器两个模块组成,使用直接数字频率综合(DDFS)技术实现,。设计中采用合理的编码和压缩技术,大大减小了存储输出信号波形的内存的规模。流片采用0.35μmCharter双层多晶四层金属工艺,仿真和测试结果表明电路能够正确实现基带数字信号的调制。整个电路的芯片面积为1mm×0.3mm,电源电压为3.3V,功耗为8.53mW。

关键词：高斯滤波器移频键控直接数字频率综合内存压缩

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基于方程建立和小波配置的模拟电路自动建模

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计算机辅助设计与图形学学报 2006年第4期18卷 519-524页

作者：戴伟刚陶俊刘刚曾璇复旦大学专用集成电路与系统国家重点实验室上海200433

提出一种模拟电路行为级自动建模的方法·通过构建节点代数方程确定系统结构描述,利用小波配置方法建立所有基本单元的行为级描述,最终建立系统行为级模型,并据此开发了自动建模软件·所建模型面向模拟电路硬件描述语言的工业... 详细信息

提出一种模拟电路行为级自动建模的方法·通过构建节点代数方程确定系统结构描述,利用小波配置方法建立所有基本单元的行为级描述,最终建立系统行为级模型,并据此开发了自动建模软件·所建模型面向模拟电路硬件描述语言的工业标准形式,在保证较高精度的同时,在仿真速度上与晶体管级描述相比具有明显的优势·

关键词：模拟电路行为级模型电路方程建立自动建模小波配置方法

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一种适用于射频电子标签的时钟数据恢复电路

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固体电子学研究与进展 2006年第4期26卷 516-521页

作者：胡建赟李强闵昊复旦大学专用集成电路与系统国家重点实验室上海200433

提出了一种适用于射频电子标签的时钟数据恢复电路,在电路中提出了一种适用于NRZ数据的新型鉴频鉴相器电路和自适应控制单元,能动态调节边沿检测器中延迟单元的延迟时间,使此时钟数据恢复电路具有大的锁定范围,且有结构简单易实现的特... 详细信息

提出了一种适用于射频电子标签的时钟数据恢复电路,在电路中提出了一种适用于NRZ数据的新型鉴频鉴相器电路和自适应控制单元,能动态调节边沿检测器中延迟单元的延迟时间,使此时钟数据恢复电路具有大的锁定范围,且有结构简单易实现的特点。电路在Chartered0.35μm标准CMOS工艺下流片,实测此电路能在1.15V的低电压下工作,并且最低工作电流为3.4μA,适用于UHF射频电子标签芯片。

关键词：时钟数据恢复自适应控制单元大锁定范围不归零编码射频识别

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通用的层次化FPGA划分算法

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计算机辅助设计与图形学学报 2006年第5期18卷 661-666页

作者：陈苑锋唐璞山来金梅童家榕复旦大学专用集成电路与系统国家重点实验室上海201203

层次化FPGA(HFPGA)是目前工业主流的芯片架构.在前人关于HFPGA成果的基础上,提出了一种改进的划分算法.该算法将模拟退火算法与ratiocut思想结合,确定多层多划分的规模后,采用数据结构进行多分优化,在将可配置逻辑块(configurablelogicb... 详细信息

层次化FPGA(HFPGA)是目前工业主流的芯片架构.在前人关于HFPGA成果的基础上,提出了一种改进的划分算法.该算法将模拟退火算法与ratiocut思想结合,确定多层多划分的规模后,采用数据结构进行多分优化,在将可配置逻辑块(configurablelogicblock,CLB)划分到各个簇的时候考虑割线数的目标函数,实现了更好的划分结果,提高了FPGA芯片的利用率,优化了整个芯片的性能.

关键词：层次化FPGA 划分

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基于Barrett模乘算法的RSA密码协处理器设计

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系统工程与电子技术 2006年第6期28卷 830-833页

作者：麻永新曾晓洋吴敏孙承绶复旦大学专用集成电路与系统国家重点实验室上海200433

提出了一种基于Barrett模乘算法和中国剩余定理(CRT)的RSA密码协处理器的VLSI结构。将一个快速串并乘法器应用于改进的Barrett求模算法,从而实现了一个快速的模数N可配置的模乘运算器,对于1 024位和512位的操作数,完成一次模乘分别需要... 详细信息

提出了一种基于Barrett模乘算法和中国剩余定理(CRT)的RSA密码协处理器的VLSI结构。将一个快速串并乘法器应用于改进的Barrett求模算法,从而实现了一个快速的模数N可配置的模乘运算器,对于1 024位和512位的操作数,完成一次模乘分别需要约300个和160个时钟周期。采用0.25μm CMOS工艺设计,在150 MHz时钟频率下,对于1 024位和512位的操作数,加解密速率分别可以达到328 kbit/s和607 kbit/s;在CRT模式下工作,解密的速率分别可以达到600 kbit/s和1 143 kbit/s。

关键词： Barrett求模算法中国剩余定理操作数

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一种可用于嵌入式Java处理器的寄存器队列

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计算机工程 2006年第4期32卷 230-232页

作者：王俊宇忻凌周维周晓方闵昊专用集成电路与系统国家重点实验室(复旦大学) 上海200433

提出了一种可用于Java处理器的改进型寄存器队列(FIFO)的设计和控制方法。通过在传统的指针移动型FIFO的基础上,改变读写指针的操作宽度,增加读出端口,增加旁路设计等方法,使得改进型寄存器队列可以适应Java语言字节指令的变长特性。该... 详细信息

提出了一种可用于Java处理器的改进型寄存器队列(FIFO)的设计和控制方法。通过在传统的指针移动型FIFO的基础上,改变读写指针的操作宽度,增加读出端口,增加旁路设计等方法,使得改进型寄存器队列可以适应Java语言字节指令的变长特性。该设计在一种针对嵌入式系统的Java虚拟机的硬件实现中得到应用,提高了Java处理的取指效率,并对随后的指令折叠提供了方便。

关键词： Java处理器寄存器队列嵌入式

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USB2.0主机控制器片上系统软硬件协同设计研究

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计算机工程 2006年第13期32卷 225-227页

作者：黄宏唐晓燕周晓方闵昊周电复旦大学专用集成电路与系统国家重点实验室上海200433

以USB2.0主机控制器片上系统为设计对象,提出了一种基于事务管理、面向控制流的软硬件协同设计方法和步骤。在这一设计策略框架下,对USB2.0主机控制器进行设计,分析了其中的硬件调度单元,并利用0.18μm CMOS工艺在EDA工具上实现。最后... 详细信息

以USB2.0主机控制器片上系统为设计对象,提出了一种基于事务管理、面向控制流的软硬件协同设计方法和步骤。在这一设计策略框架下,对USB2.0主机控制器进行设计,分析了其中的硬件调度单元,并利用0.18μm CMOS工艺在EDA工具上实现。最后通过比较表明,面向控制流的软硬件协同设计方法,对复杂协议处理为主的片上系统集成,具有设计周期短、适应性强的优点。

关键词：片上系统软硬件协同设计 USB2.0主机控制器

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以太网物理层中判决反馈均衡器VLSI优化设计

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通信学报 2006年第5期27卷 115-119页

作者：王雪静叶凡任俊彦复旦大学专用集成电路与系统国家重点实验室上海200433

对以太网物理层中的判决反馈均衡器进行了VLSI优化设计,从硬件实现角度提出了两点改进措施,一是采用混合结构实现,二是系数调整单元复用。在0.18μm CMOS工艺下,改进后的判决反馈均衡器相比转置结构实现的判决反馈均衡器,速度提高16%,... 详细信息

对以太网物理层中的判决反馈均衡器进行了VLSI优化设计,从硬件实现角度提出了两点改进措施,一是采用混合结构实现,二是系数调整单元复用。在0.18μm CMOS工艺下,改进后的判决反馈均衡器相比转置结构实现的判决反馈均衡器,速度提高16%,面积减少36%,功耗降低了39%。

关键词：以太网判决反馈均衡器 VLSI优化混合结构

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一种相位开关型分频器电路的噪声分析

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固体电子学研究与进展 2006年第2期26卷 183-187页

作者：李骅衣晓峰洪志良复旦大学专用集成电路与系统国家重点实验室上海200433

介绍了一种相位开关型分频器电路的噪声分析方法。这种方法基于频率综合器的频域模型,能比较准确地预测分频器的相位噪声和它对整个频率综合器相位噪声的影响。分频器电路采用0.18μm CM O S工艺设计,用于W CDM A通讯系统中。在分析过程... 详细信息

介绍了一种相位开关型分频器电路的噪声分析方法。这种方法基于频率综合器的频域模型,能比较准确地预测分频器的相位噪声和它对整个频率综合器相位噪声的影响。分频器电路采用0.18μm CM O S工艺设计,用于W CDM A通讯系统中。在分析过程中,针对此电路的相位开关结构,提出了一些改进其噪声性能的方法。最后用仿真结果进行分析验证,仿真结果和理论相符合。

关键词：分数N频率综合器预分频器相位噪声相位开关

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