检索结果-内蒙古大学图书馆

基于MOSFET PDE模型的射频自治电路周期稳态算法研究

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电子学报 2003年第8期31卷 1257-1259页

作者：来金梅武新宇任俊彦章倩苓 Omar Wing 复旦大学专用集成电路与系统国家重点实验室上海200433

本文研究了基于MOSFETPDE模型的射频自治电路周期稳态求解算法 .采用该算法仿真典型的Colpitts振荡器电路。

关键词：射频自治电路金属氧化物半导体场效应晶体管偏微分方程周期稳态分析

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射频电路PDE-ODE耦合系统瞬态仿真算法研究

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计算机辅助设计与图形学学报 2003年第4期15卷 495-499页

作者：来金梅谭俊章倩苓任俊彦 Omar Wing 复旦大学专用集成电路与系统国家重点实验室上海200433

研究基于MOSFETPDE模型的射频电路瞬态仿真算法研究表明 :采用开窗技术可以扩大射频电路PDE ODE耦合系统边界松驰迭代收敛的初始猜值选择范围 ,使得迭代过程收敛容易且快速 ,能明显地改善基于MOSFETPDE模型的射频电路PDE

关键词：射频电路 PDE-ODE 耦合系统瞬态仿真算法波形松弛法开窗技术射频集成电路

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一种改进的近似平方算法的VLSI实现

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Journal of Semiconductors 2003年第5期24卷 539-543页

作者：李侠章倩苓复旦大学专用集成电路与系统国家重点实验室上海200433

提出了一种适用于 Viterbi算法的改进的近似平方算法——二阶近似算法 .该算法最大相对误差 ( m aximumrelative error,MRE)和平均相对误差 ( average relative error,ARE)都非常低 ,与最新报道相比 ,MRE和 ARE分别减小了 2 0 %和 70 %... 详细信息

提出了一种适用于 Viterbi算法的改进的近似平方算法——二阶近似算法 .该算法最大相对误差 ( m aximumrelative error,MRE)和平均相对误差 ( average relative error,ARE)都非常低 ,与最新报道相比 ,MRE和 ARE分别减小了 2 0 %和 70 %左右 .同时 ,在 0 .6 μm CMOS工艺条件下 ,实现了基于该算法的 7- bit平方器 ,其延时和晶体管数与最新报道相当 .

关键词： Viterbi算法近似平方算法二阶近似算法平均相对误差最大相对误差 MRE ARE VLSI

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32位嵌入式RISC处理器的VLSI实现(英文)

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半导体技术 2003年第12期28卷 57-62页

作者：徐科王文婷闵昊复旦大学专用集成电路与系统国家重点实验室上海200433

本文实现了一个低功耗,高速度的32位RISC处理器。芯片采用了ARM V4的指令集,哈佛结构和五级流水线。同时利用了改进的流水冲突检测控制和异常处理使得流水线能以较高的速度顺序流动。与商用的ARM7TDMI相比,在0.6mm的工艺上达到了与商用0... 详细信息

本文实现了一个低功耗,高速度的32位RISC处理器。芯片采用了ARM V4的指令集,哈佛结构和五级流水线。同时利用了改进的流水冲突检测控制和异常处理使得流水线能以较高的速度顺序流动。与商用的ARM7TDMI相比,在0.6mm的工艺上达到了与商用0.35mm工艺制造相同的速度,同时CPI降低了26%,MIPS上升了36%。整个系统在APTIX公司提供的MP3CF硬件仿真器上完成了硬件验证,现已完成了版图设计并提交流片。

关键词： 32位RISC处理器指令集哈佛结构流水线 VLSI MIPS

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一种新型CISC微处理器指令译码设计方法

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微电子学 2003年第2期33卷 154-156页

作者：居晓波李志斌宁兆熙程君侠王永流复旦大学专用集成电路与系统国家重点实验室上海200433

　文章在介绍Gray码和独热编码设计CISC微处理器指令译码单元的基础上,提出了一种全新的指令译码状态机设计方案——状态分拆方法,该方法可提高指令译码状态转换速度。对几种设计方法进行了横向比较。

关键词： CISC微处理器指令译码设计方法状态分拆方法 RISC 状态机

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基于累加器的内建自测方法研究与分析

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微电子学与计算机 2003年第11期20卷 77-80页

作者：龚绿怡顾震宇曾晓洋章倩苓复旦大学专用集成电路与系统国家重点实验室上海200433

在适于采用内建自测方法进行可测性设计的电路中,累加器往往是一种被普遍采用的基本单元,如通用处理器和数字信号处理电路中的算术及逻辑运算电路。文章以Booth乘法器为例,介绍了利用累加器电路进行内建自测输出响应分析的几种常见形式... 详细信息

在适于采用内建自测方法进行可测性设计的电路中,累加器往往是一种被普遍采用的基本单元,如通用处理器和数字信号处理电路中的算术及逻辑运算电路。文章以Booth乘法器为例,介绍了利用累加器电路进行内建自测输出响应分析的几种常见形式,同时给出了相应的故障覆盖率、硬件开销和时延等方面的比较结果。

关键词：大规模集成电路累加器内建自测方法数字信号处理电路逻辑运算电路

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一种宽带恒定跨导轨对轨运算放大器的设计

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微电子学 2003年第6期33卷 550-553页

作者：嵇楚叶凡任俊彦许俊复旦大学专用集成电路与系统国家重点实验室上海200433

　介绍了一种具有轨对轨输入功能的CMOS输入级电路。该电路克服了一般运算放大器只能工作在一定共模输入范围的输入级的缺陷,在各种共模输入电平下有着几乎恒定的跨导,使频率补偿更容易实现,且由于其工作原理与MOS晶体管的C-V解析关系无... 详细信息

　介绍了一种具有轨对轨输入功能的CMOS输入级电路。该电路克服了一般运算放大器只能工作在一定共模输入范围的输入级的缺陷,在各种共模输入电平下有着几乎恒定的跨导,使频率补偿更容易实现,且由于其工作原理与MOS晶体管的C-V解析关系无关,对制造工艺依赖性小,适用于深亚微米工艺。在此基础上,设计出了一种宽带的运算放大器,该运算放大器具有轨对轨输入、输出能力,可以作为常用模拟电路的基本单元模块。它没有严格的共模输入限制,跨导和整体性能稳定,适于为更大规模的数字/模拟混合信号系统提供行为级模型。

关键词：运算放大器轨对轨输入跨导 CMOS

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一种适合JPEG2000的离散小波变换VLSI统一结构

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微电子学 2003年第4期33卷 280-283,287页

作者：华林朱柯周晓芳章倩苓复旦大学专用集成电路与系统国家重点实验室上海200433

　提出了一种基于提升算法(lifting)的离散小波变换(DWT)统一结构。它无需额外的边界延拓过程,经配置后可适用于JPEG2000中的无损或有损小波变换。通过将边界延拓过程内嵌于离散小波变换中,可以降低功耗,减少所需内存。为了达到更高的... 详细信息

　提出了一种基于提升算法(lifting)的离散小波变换(DWT)统一结构。它无需额外的边界延拓过程,经配置后可适用于JPEG2000中的无损或有损小波变换。通过将边界延拓过程内嵌于离散小波变换中,可以降低功耗,减少所需内存。为了达到更高的处理速度和硬件利用率,采用了流水线和折叠结构。这种高效紧凑的离散小波变换结构适用于JPEG2000编码器和各种实时图像/视频应用系统。

关键词： JPEG2000 离散小波变换 VLSI 超大规模集成电路提升算法统一结构

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32位嵌入式RISC处理器的硬件验证

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微电子学 2003年第6期33卷 502-505页

作者：徐科杨雪飞朱柯嘉闵昊复旦大学专用集成电路与系统国家重点实验室上海200433

　随着ASIC技术的不断发展,设计规模及复杂程度不断增加,前端设计的准确性对整个系统的重要性越来越大。因此,在前端设计中,除了进行软件仿真外,还需要进行硬件验证。文章采用Aptix公司提供的MP3CF硬件仿真器,构建了一个实时验证系统,... 详细信息

　随着ASIC技术的不断发展,设计规模及复杂程度不断增加,前端设计的准确性对整个系统的重要性越来越大。因此,在前端设计中,除了进行软件仿真外,还需要进行硬件验证。文章采用Aptix公司提供的MP3CF硬件仿真器,构建了一个实时验证系统,对自行设计的32位嵌入式RISC微处理器进行了在线硬件验证。

关键词： RISC 嵌入式处理器硬件验证硬件仿真器流水线

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一种适合SOC的时钟控制器IP核

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微电子学 2003年第6期33卷 554-557页

作者：周宇徐科杨青松孙承绶复旦大学专用集成电路与系统国家重点实验室上海200433

　随着集成电路系统的规模和复杂性的不断提高,基于IP核的SOC系统的设计已被广泛采用。与此同时,电路测试的难度不断增大,对电路的可测性设计也提出了更高的要求。文章介绍了应用于嵌入式系统的16位时钟控制器(TimerControlUnit)的IP核... 详细信息

　随着集成电路系统的规模和复杂性的不断提高,基于IP核的SOC系统的设计已被广泛采用。与此同时,电路测试的难度不断增大,对电路的可测性设计也提出了更高的要求。文章介绍了应用于嵌入式系统的16位时钟控制器(TimerControlUnit)的IP核设计,设计中采用了JTAG可测性设计电路。

关键词： SOC 时钟控制器 IP核嵌入式系统 JTAG 可测性设计

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