检索结果-内蒙古大学图书馆

复旦学报（自然科学版） 2016年第4期55卷 425-430,441页

作者：宇哲伦杨帆曾璇复旦大学专用集成电路与系统国家重点实验室上海201203

提出了一种针对有噪声频率响应的基追踪去噪的高效向量匹配(BPDN-VF)算法,该算法在向量匹配(VF)算法的基础上,利用压缩感知领域的基追踪去噪(Basis Pursuit Denoising,BPDN)方法,可以有效地从有噪声的频率响应中精确恢复传递函数.与基... 详细信息

提出了一种针对有噪声频率响应的基追踪去噪的高效向量匹配(BPDN-VF)算法,该算法在向量匹配(VF)算法的基础上,利用压缩感知领域的基追踪去噪(Basis Pursuit Denoising,BPDN)方法,可以有效地从有噪声的频率响应中精确恢复传递函数.与基于方差加权的向量匹配算法相比,提出的方法不仅可以减小至少87.5%的采样次数,还可以将从有噪声的频率响应中得到的拟合结果的误差平均减少20.5%.

关键词：基追踪去噪有理逼近宏建模向量匹配

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一种基于Edwards椭圆曲线的RFID标签芯片加密处理器设计

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复旦学报（自然科学版） 2016年第6期55卷 790-798页

作者：吴诚王俊宇复旦大学专用集成电路与系统国家重点实验室上海201203

本文提出了一款基于二进制Edwards椭圆曲线的高能效椭圆曲线加密处理器.该处理器采用163位密钥,被设计用于无源射频识别(RFID)标签.为了保证椭圆曲线加密(ECC)处理器运算的安全性,处理器使用了二进制Edwards曲线作为加密曲线.ECC处理器... 详细信息

本文提出了一款基于二进制Edwards椭圆曲线的高能效椭圆曲线加密处理器.该处理器采用163位密钥,被设计用于无源射频识别(RFID)标签.为了保证椭圆曲线加密(ECC)处理器运算的安全性,处理器使用了二进制Edwards曲线作为加密曲线.ECC处理器中的逻辑运算模块所使用的有限域乘法器基于K-O分治算法进行了优化和设计.验证结果显示,该ECC处理器需要14 200个等效门面积,加密过程中完成一次标量乘法需要23 023个时钟周期和0.93μJ的能量.该ECC处理器可以满足RFID标签所需要的能耗、时间和面积要求.

关键词：射频识别椭圆曲线二进制Edwards曲线 Karatsuba-Ofman分治算法

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一种基于叠层电感的25Gb/s 30dB限幅放大器

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复旦学报（自然科学版） 2016年第5期55卷 660-667,676页

作者：郭辉祁楠王忠凯白睿洪志良姜培 CHIANG Patrick Yin 复旦大学专用集成电路与系统国家重点实验室上海201203

提出一种采用叠层电感(Stacked Inductor)的25Gb/s 30dB的限幅放大器(Limiting Amplifier,LA),相对于传统限幅放大器,该放大器面积更小.改进的Cherry-Hooper放大器能够解决增益和电压余度(Voltage Headroom)之间的折中问题,因此具有3级... 详细信息

提出一种采用叠层电感(Stacked Inductor)的25Gb/s 30dB的限幅放大器(Limiting Amplifier,LA),相对于传统限幅放大器,该放大器面积更小.改进的Cherry-Hooper放大器能够解决增益和电压余度(Voltage Headroom)之间的折中问题,因此具有3级级联的该放大器组成了本电路的核心增益级.直流失调消除电路由低通滤波器和放大器组成,同时利用密勒效应实现电容倍增从而节约电容面积.为了在印刷电路板上单独测试LA,将连续时间均衡器以及具有前馈均衡的输出驱动器都集成在本芯片上.该设计采用TSMC 65nm工艺进行流片验证,测试结果表明3dB带宽达到17.5GHz,增益为29.0dB;在电源电压为1.1V的情况下,核心增益级功耗为25.3mW,占用0.072mm2面积.

关键词：叠层电感限幅放大器带宽拓展技术直流失调消除

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一种解决半选择单元干扰问题的SRAM设计方案

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复旦学报（自然科学版） 2016年第6期55卷 783-789页

作者：程瑞娇薛晓勇林殷茵复旦大学专用集成电路与系统国家重点实验室上海201203

半选择单元的干扰问题是SRAM工作电压无法随工艺微缩持续降低的主要原因,同时,作为常用写稳定性帮助策略和提高读写速度的策略,PWB中字线增强时间点对半选择单元干扰问题的影响非常值得关注.本文深入分析了半选择单元干扰问题的电路机理... 详细信息

半选择单元的干扰问题是SRAM工作电压无法随工艺微缩持续降低的主要原因,同时,作为常用写稳定性帮助策略和提高读写速度的策略,PWB中字线增强时间点对半选择单元干扰问题的影响非常值得关注.本文深入分析了半选择单元干扰问题的电路机理和PWB稳定性策略,提出了一种基于交叉耦合PMOS管的HFPWB创新方案,在避免了半选择单元干扰问题的同时,给出了字线增强的具体时间点.仿真结果表明本文提出的电路结构可以同时提高全选单元和半选择单元的稳定性,并可以提高读速度达17.1%.

关键词：静态随机存储器半选择单元干扰字线增强写稳定性

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基于串扰延时查找表的静态时序分析方法

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复旦学报（自然科学版） 2016年第6期55卷 799-805,814页

作者：张军王健来金梅复旦大学专用集成电路与系统国家重点实验室上海201203

提出了一种基于串扰延时查找表的静态时序分析方法.该方法首先由芯片版图提取出串扰线仿真电路,然后采用批处理仿真方式得到串扰延时库.之后采用串扰延时分析算法,通过算法自动计算出跳变时间差和负载,处理多攻击线等,最终基于串扰延时... 详细信息

提出了一种基于串扰延时查找表的静态时序分析方法.该方法首先由芯片版图提取出串扰线仿真电路,然后采用批处理仿真方式得到串扰延时库.之后采用串扰延时分析算法,通过算法自动计算出跳变时间差和负载,处理多攻击线等,最终基于串扰延时库的查找表法进行分析计算,得到精确的串扰延时值.实验结果表明,采用本文提出的基于串扰延时查找表的静态时序分析方法所留裕量在7.24%~37.70%之间,为业界可接受范围内.

关键词：串扰静态时序分析串扰延时查找表串扰延时分析算法

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一种基于FPGA快速进位链的时间数字转换电路

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复旦学报（自然科学版） 2016年第1期55卷 59-67页

作者：王丹王健来金梅复旦大学专用集成电路与系统国家重点实验室上海201203

设计了一种基于FPGA快速进位链的时间-数字转换电路.该电路采用延迟内插技术,引入双链结构消除建立/保持时间对寄存器阵列输出结果的影响,并采用半周期平均延迟测试法,在Xilinx Virtex-4芯片上实测获得了59.19ps的分辨率.该电路采用使... 详细信息

设计了一种基于FPGA快速进位链的时间-数字转换电路.该电路采用延迟内插技术,引入双链结构消除建立/保持时间对寄存器阵列输出结果的影响,并采用半周期平均延迟测试法,在Xilinx Virtex-4芯片上实测获得了59.19ps的分辨率.该电路采用使能控制模块将寄存器阵列输出结果的锁定时间控制在一个时钟周期内.使用FPGA Editor软件对该电路中单级延迟宏单元进行配置,并利用用户约束文件替代传统的手工布局布线,使得电路具有可移植性.此外,利用该电路对实测芯片中的CLB组合开关参数进行了测试,结果满足数据手册中提供的参数值的范围.

关键词：时间数字转换器时间间隔测量现场可编程门阵列

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通过边界行标记的低刷新功耗内存

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复旦学报（自然科学版） 2016年第3期55卷 347-353页

作者：韦祎杨任花林殷茵复旦大学专用集成电路与系统国家重点实验室上海201203

提出一种通过数个边界行地址寄存器,将DRAM内存按照行地址划分为正常刷新区域、低频刷新区域和无需刷新区域的方案.当数据被集中于DRAM中连续行时,该方案不刷新未存放数据的DRAM行,并且对非关键数据区域采取比正常更低的频率进行刷新,... 详细信息

提出一种通过数个边界行地址寄存器,将DRAM内存按照行地址划分为正常刷新区域、低频刷新区域和无需刷新区域的方案.当数据被集中于DRAM中连续行时,该方案不刷新未存放数据的DRAM行,并且对非关键数据区域采取比正常更低的频率进行刷新,从而可以将刷新功耗按比例降低至内存占用率以下.最后用gem5+DRAMSim2仿真平台对这种方案的硬件部分进行建模并仿真,实验显示如果搭配合适的数据分配算法,该做法能够在很低的硬件开销下有效降低内存功耗.

关键词： DRAM刷新功耗内存仿真 DRAMSim2

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一种低电压无采样保持运放14 bit,100 MS/s流水线型模数转换器的65 nm CMOS工艺实现

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复旦学报（自然科学版） 2016年第1期55卷 43-50页

作者：张新龙薛盼姜培复旦大学专用集成电路与系统国家重点实验室上海201203

设计了一款低电压实现的14bit,100MS/s流水线型模数转换器(Pipelined ADC),该ADC前端采用无采样保持运放结构来降低功耗和减小噪声,减少了第一级采样网络孔径误差和非线性电荷注入的影响.通过选取合适的输入采样电容容值解决了kT/C噪声... 详细信息

设计了一款低电压实现的14bit,100MS/s流水线型模数转换器(Pipelined ADC),该ADC前端采用无采样保持运放结构来降低功耗和减小噪声,减少了第一级采样网络孔径误差和非线性电荷注入的影响.通过选取合适的输入采样电容容值解决了kT/C噪声和电容不匹配的问题,并设计了符合系统要求的低电压高速高增益运放.该模数转换器同时也包含了带隙基准、分布时钟产生电路、参考电压和共模电压缓冲器等电路模块.芯片采用TSMC 65nm GP 1P9M CMOS工艺实现,面积为3.2 mm2(包含PAD).测试结果表明,当采样率为20MS/s,输入信号频率为1.869MHz时,信噪比(SNR)为66.40dB,信噪失真比(SNDR)为65.21dB,无杂散动态范围(SFDR)为73.44dB,有效位数(ENOB)为10.54bit.电源电压为1.2 V,整个模数转换器的总功耗为260mW.

关键词：低电压流水线型模数转换器无采样保持运放结构高速高精度

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一种采用标准数字单元实现的5bit 100MS/s全数字闪烁型模数转换器

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复旦学报（自然科学版） 2016年第4期55卷 410-417,424页

作者：薛香艳周雪荣叶凡任俊彦复旦大学专用集成电路与系统国家重点实验室上海201203

设计了一种全数字实现的5bit闪烁型模数转换器,该设计的核心思想是通过差分延时链对,将输入的差分模拟信号转换为延时信号,再经过锁存器得到与相应参考电压的比较结果.该数字比较器的参考电压内置于差分延时链对,无需从外部输入.采样保... 详细信息

设计了一种全数字实现的5bit闪烁型模数转换器,该设计的核心思想是通过差分延时链对,将输入的差分模拟信号转换为延时信号,再经过锁存器得到与相应参考电压的比较结果.该数字比较器的参考电压内置于差分延时链对,无需从外部输入.采样保持电路的开关和保持电容也使用数字库中的合适器件代替.该模数转换器完全采用标准数字单元库中的单元搭建而成,与传统实现方法相比,在功耗、面积及设计复杂度上均有了较大程度的改善.电路采用TSMC 65nm工艺设计,核心面积为0.02mm2,在采样频率为100MS/s的情况下,后仿真功耗低达0.6mW,SFDR为37.89dB,ENOB为4.55bit.

关键词：闪烁型模数转换器全数字模数转换器内置参考电压

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一种改进的基于角点检测的并行化电子稳像算法

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复旦学报（自然科学版） 2016年第6期55卷 815-825页

作者：郑杰刘杰黄超陈更生复旦大学专用集成电路与系统国家重点实验室上海201203

针对摄像设备拍摄视频抖动问题和实时处理要求,本文提出一种改进的基于角点检测的并行化电子稳像算法.该算法采用并行计算和软硬件协同计算的方法,对基于Harris角点检测及Hu几何不变矩的电子稳像算法进行了改进,算法通过网格划分和区域... 详细信息

针对摄像设备拍摄视频抖动问题和实时处理要求,本文提出一种改进的基于角点检测的并行化电子稳像算法.该算法采用并行计算和软硬件协同计算的方法,对基于Harris角点检测及Hu几何不变矩的电子稳像算法进行了改进,算法通过网格划分和区域极限值的并行计算,减少了角点检测的计算量,采用并行化改进的RANSAC计算提升了剔除误匹配的处理效率,并基于图形处理器(Graphic Processing Unit,GPU)和FPGA完成了电子稳像算法的优化设计实现.实验结果表明,本文算法在保证良好稳像质量的同时,对720p视频进行单帧稳像的时间仅为25.48ms,能够完成帧率为30帧/s的分辨率为1 280×720的视频实时稳像.

关键词：电子稳像并行加速 Harris FPGA GPU 软硬件协同

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