检索结果-内蒙古大学图书馆

OMA DRM 2数字版权保护终端系统的SoC设计方案及其VL-SI实现

小型微型计算机系统 2007年第8期28卷 1508-1511页

作者：顾叶华曾晓洋韩军麻永新陈俊王晶复旦大学专用集成电路与系统国家重点实验室上海201203

根据OMADRM2标准提出了一种适用于移动通信终端的数字版权保护SoC设计方案,并在Altera的Stratix EP1S80B956C6 FPGA开发板上获得验证.该方案针对实际应用进行了合理的软硬件划分.其硬件结构基于AMBATM总线,包括一个32位RISCCPU,一个可... 详细信息

根据OMADRM2标准提出了一种适用于移动通信终端的数字版权保护SoC设计方案,并在Altera的Stratix EP1S80B956C6 FPGA开发板上获得验证.该方案针对实际应用进行了合理的软硬件划分.其硬件结构基于AMBATM总线,包括一个32位RISCCPU,一个可以执行RSA、AES和SHA-1运算的DRMAgent硬件加速器,一个高性能的真随机数发生器和一系列的接口.基于SMIC0.25μm标准CMOS工艺,本设计可以工作在76MHz的频率下,面积约为120Kgates,适合低成本应用.此外,本设计增加了存储器保护电路来提高平台的安全性,采用门控时钟的方法降低功耗,具有良好的应用前景.

关键词： OMA DRM 2 RSA AES SHA-1 FPGA 数字版权保护

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一种基2冗余符号数加法的改进算法

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计算机工程 2007年第24期33卷 242-243,246页

作者：李云锋赵金薇周汇俞军复旦大学专用集成电路与系统国家重点实验室上海200433

冗余符号数加法器满足了对加法器高速度和高精度的要求。该文针对二进制符号数加法传统算法的不足,提出了一种改进算法,设计了相应的加法电路。它采用3级结构实现加法器,结构简单而规则,中间进位与中间和都仅需要1bit编码。与传统结构相... 详细信息

冗余符号数加法器满足了对加法器高速度和高精度的要求。该文针对二进制符号数加法传统算法的不足,提出了一种改进算法,设计了相应的加法电路。它采用3级结构实现加法器,结构简单而规则,中间进位与中间和都仅需要1bit编码。与传统结构相比,该算法实现的电路速度更快、面积更小、动态功耗更少。

关键词：二进制符号数快速加法器 4-2加法器计算机算法

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简化的抗零值功耗分析的AES算法及其VLSI实现

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计算机工程 2007年第16期33卷 220-222,233页

作者：赵佳曾晓洋韩军陈俊复旦大学专用集成电路与系统国家重点实验室上海200433

提出了一种简化的抗零值差分功耗分析的先进密码算法(AES)及其VLSI实现方案。为了降低抗攻击技术对原有运算单元速度面积的影响,在分析原改进的AES算法的基础上,提出了更为简单的加法性屏蔽算法,并用复用相应模块、优化运算次序等方法... 详细信息

提出了一种简化的抗零值差分功耗分析的先进密码算法(AES)及其VLSI实现方案。为了降低抗攻击技术对原有运算单元速度面积的影响,在分析原改进的AES算法的基础上,提出了更为简单的加法性屏蔽算法,并用复用相应模块、优化运算次序等方法实现了以极小的硬件代价获得很高的抗攻击性能。设计采用HHNEC 0.25μm标准CMOS工艺,单元面积约43k等效门。在40MHz工作频率下,128-bit加密的数据吞吐率达到470Mb/s。

关键词：功耗分析零值攻击加法性屏蔽 AES 低成本

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基于时间随机化的密码芯片防攻击方法

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计算机工程 2007年第2期33卷 6-8页

作者：韩军曾晓洋汤庭鳌复旦大学专用集成电路与系统国家重点实验室上海201203

差分功耗分析(DPA)作为一种获取密码芯片密钥的旁道攻击方法,对目前的信息安全系统构成了严峻挑战。作为防御技术之一,将系统运行时间随机化是一种直接有效的方法。该文建立了随机时间延迟防御DPA攻击的理论模型,从而得到了随机时间延... 详细信息

差分功耗分析(DPA)作为一种获取密码芯片密钥的旁道攻击方法,对目前的信息安全系统构成了严峻挑战。作为防御技术之一,将系统运行时间随机化是一种直接有效的方法。该文建立了随机时间延迟防御DPA攻击的理论模型,从而得到了随机时间延迟抑制DPA攻击的阈值条件。为了既保证较高的DPA防御能力,又能降低计算设备额外的时间负担,基于理论模型的结论研究了时间延迟的概率分布,得出了发生一次和两次随机时间延迟时,延迟变量最优的概率分布律。

关键词：差分功耗分析攻击密码芯片防御技术时间随机化概率分布

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超低成本的AES算法VLSI实现

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小型微型计算机系统 2007年第8期28卷 1512-1515页

作者：赵佳曾晓洋韩军陈俊复旦大学专用集成电路与系统国家重点实验室上海200433

提出一种超低成本的先进密码算法(AES)的VLSI实现方案.为了尽量减小硬件开销,将每轮128位的加解密运算分成4次32位运算,以两级流水线结构实现,同时通过模块复用和优化运算次序,特别是提出了一种低成本的密钥扩展结构,以很小的硬件代价... 详细信息

提出一种超低成本的先进密码算法(AES)的VLSI实现方案.为了尽量减小硬件开销,将每轮128位的加解密运算分成4次32位运算,以两级流水线结构实现,同时通过模块复用和优化运算次序,特别是提出了一种低成本的密钥扩展结构,以很小的硬件代价获得很高的性能.本设计采用HHNEC0.25um标准CMOS工艺,单元面积仅约12k等效门;在100MHz工作频率下,128位加密的数据吞吐率达到256Mbps.

关键词： AES 低成本流水线密钥扩展

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面向物流的RFID应用系统研究

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计算机工程与应用 2007年第13期43卷 22-25页

作者：王俊宇闵昊复旦大学专用集成电路与系统国家重点实验室上海200433

介绍了两种基于RFID的可视化供应链管理模型,并且设计了一种基于RFID的可视化供应链管理的原型系统。该模型可以实现供应商和用户之间的货物追踪,同时可以实时监控库存情况,发出预警信息,并且可以结合上下游的库存历史进行实时的发货预... 详细信息

介绍了两种基于RFID的可视化供应链管理模型,并且设计了一种基于RFID的可视化供应链管理的原型系统。该模型可以实现供应商和用户之间的货物追踪,同时可以实时监控库存情况,发出预警信息,并且可以结合上下游的库存历史进行实时的发货预测。模型分析和原型系统设计对于利用RFID技术改善供应链上下游信息不明的现况,提高供应链管理的效率和水平具有借鉴意义。

关键词：供应链管理射频识别物流

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高速先进加密算法(AES)IP核的VLSI实现

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小型微型计算机系统 2007年第3期28卷 569-572页

作者：王晶曾晓洋陈俊韩军复旦大学专用集成电路与系统国家重点实验室上海200433

提出了一种针对高速先进密码算法(AES)IP核的VLSI实现方案.首先,该方案从算法级出发,提出了降低密钥扩展模块硬件复杂度的途径;然后,在电路级本文采用了轮间和轮内相结合的流水线结构解决方案,有效地缩短关键路径,从而提高芯片系统的数... 详细信息

提出了一种针对高速先进密码算法(AES)IP核的VLSI实现方案.首先,该方案从算法级出发,提出了降低密钥扩展模块硬件复杂度的途径;然后,在电路级本文采用了轮间和轮内相结合的流水线结构解决方案,有效地缩短关键路径,从而提高芯片系统的数据吞吐率.最后,基于SMIC0.18um标准CMOS工艺,AES的面积为164K-gates,最高时钟频率可达到400MHz,数据吞吐率为51.2Gbps.

关键词：高速 AES 流水线

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I^2C Slave器件内部结构设计及VLSI实现

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计算机工程与应用 2007年第1期43卷 107-110,114页

作者：王岗于宇曾晓洋范益波张国权章倩苓复旦大学专用集成电路与系统国家重点实验室上海201203

I2C总线由于接口简单、协议完善,已经被广泛地应用在消费类电子产品、通信产品和工业电子产品中,成为国际标准。论文提出一种基于两级桥接口的I2CSLAVE器件的内部结构,该结构一方面能够根据系统的需求灵活地集成和裁减各种功能的IP核模... 详细信息

I2C总线由于接口简单、协议完善,已经被广泛地应用在消费类电子产品、通信产品和工业电子产品中,成为国际标准。论文提出一种基于两级桥接口的I2CSLAVE器件的内部结构,该结构一方面能够根据系统的需求灵活地集成和裁减各种功能的IP核模块,对于多功能的I2CSLAVE器件的设计有一定的通用性;另一方面它支持各IP核模块工作于自己独立的时钟域,给多时钟域系统设计带来便利。以一款密码芯片为实例,对该结构进行了验证和实现,该芯片采用了华虹NEC0.35!mCMOS工艺。

关键词： I^2C总线两级桥接电路 IP复用多功能芯片设计

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针对嵌入式系统的低功耗存储器管理单元设计

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计算机工程 2007年第5期33卷 226-228页

作者：朱贺飞陆超周晓方闵昊周电复旦大学专用集成电路与系统国家重点实验室上海201203

针对Linux操作系统,实现了面向32位RSIC嵌入式处理器的低功耗存储器管理单元。通过在指令快表中增加预比较电路,提高了处理器连续访问同一虚拟页面时的地址转换效率,降低指令快表命中时的功耗37.07%。两级比较结构的内容寻址存储器与传... 详细信息

针对Linux操作系统,实现了面向32位RSIC嵌入式处理器的低功耗存储器管理单元。通过在指令快表中增加预比较电路,提高了处理器连续访问同一虚拟页面时的地址转换效率,降低指令快表命中时的功耗37.07%。两级比较结构的内容寻址存储器与传统结构相比,在失效和命中时分别可以取得44.98%和74.94%的功耗节省。该文设计的存储器管理单元能够很好地和Linux配合,完成地址映射及存储权限管理。

关键词：嵌入式系统低功耗存储器管理单元快表

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2-GHz CMOS锁相环时钟发生器研究与设计

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电路与系统学报 2007年第1期12卷 15-19页

作者：孙曼叶国敬郭淦洪志良复旦大学专用集成电路与系统国家重点实验室上海201203

采用包含预充电通路,自适应偏置的压控振荡器,设计了一种2-GHz锁相环时钟发生器,并用0.18μm混合信号CMOS工艺实现。分析了环路参数对锁相环输出噪声影响,并对环路参数进行优化。1.8V电源电压下2GHz时钟的rms抖动,peak-peak抖动的测试... 详细信息

采用包含预充电通路,自适应偏置的压控振荡器,设计了一种2-GHz锁相环时钟发生器,并用0.18μm混合信号CMOS工艺实现。分析了环路参数对锁相环输出噪声影响,并对环路参数进行优化。1.8V电源电压下2GHz时钟的rms抖动,peak-peak抖动的测试结果分别为7.27ps,37.5ps,功耗为42mW。

关键词：锁相环高速,环形振荡器相位噪声抖动

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