检索结果-内蒙古大学图书馆

集成电路应用 2003年第1期20卷 41-44页

作者：徐科杨雪飞朱柯嘉闵昊复旦大学专用集成电路与系统国家重点实验室

随着ASIC技术的不断发展,设计规模及复杂程度也不断增加,前端设计的准确性对整个项目的重要性越来越大。因此,在前端设计中,除了进行软件仿真外,还需要进行硬件验证。本文介绍了一种不同于通常利用FPGA板下载进行仿真的硬件仿真方法,而... 详细信息

随着ASIC技术的不断发展,设计规模及复杂程度也不断增加,前端设计的准确性对整个项目的重要性越来越大。因此,在前端设计中,除了进行软件仿真外,还需要进行硬件验证。本文介绍了一种不同于通常利用FPGA板下载进行仿真的硬件仿真方法,而是采用Aptix公司提供的MP3C硬件仿真器对自行设计的32位嵌入式RISC微处理器进行硬件验证。

关键词： Aptix 硬件仿真器 32位RISC处理器硬件验证流水线软件仿真 Aptix公司

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一种温湿度测控电路芯片的研制

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微电子学 2003年第3期33卷 262-265页

作者：刘悦曹辉李向华黄均鼐复旦大学专用集成电路与系统国家重点实验室上海200433 复旦大学电子工程系自动化控制研究室上海200433

　提出了一种运用混合信号的温湿度测量控制电路的设计方案。通过温湿度传感器的电阻变化来检测温湿度的变化,运用RC振荡原理,把传感器的电阻值转换为频率信号,并使用一片ROM把频率信号映射为实际的温湿度,从而实现温湿度的测量。在芯... 详细信息

　提出了一种运用混合信号的温湿度测量控制电路的设计方案。通过温湿度传感器的电阻变化来检测温湿度的变化,运用RC振荡原理,把传感器的电阻值转换为频率信号,并使用一片ROM把频率信号映射为实际的温湿度,从而实现温湿度的测量。在芯片设计中,详细考虑了如何进行综合的优化设计。芯片的温度测量范围为-20～60°C,精度为±1°C;湿度测量范围为40%RH～90%RH,精度为±10%RH。芯片测试结果表明,该电路功能正确,性能良好,各项指标均达到预定目标。

关键词：温度传感器湿度计专用集成电路温湿度测控电路采样模块映射模块芯片测试

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基于GF（2^n）的ECC协处理器芯片设计

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微电子学与计算机 2003年第9期20卷 50-54页

作者：蒋林章倩苓谢晓燕复旦大学专用集成电路与系统国家重点实验室上海200433 西安邮电学院计算机系西安710061

文章讨论了定义在GaloisField(GF)2有限域上椭圆曲线密码体制(ECC)协处理器芯片的设计。首先在详细分析基于GF(2n)ECC算法的基础上提取了最基本和关键的运算,并提出了通过协处理器来完成关键运算步骤,主处理器完成其它运算的ECC加/解密... 详细信息

文章讨论了定义在GaloisField(GF)2有限域上椭圆曲线密码体制(ECC)协处理器芯片的设计。首先在详细分析基于GF(2n)ECC算法的基础上提取了最基本和关键的运算,并提出了通过协处理器来完成关键运算步骤,主处理器完成其它运算的ECC加/解密实现方案。其次,进行了加密协处理器体系结构设计,在综合考虑面积、速度、功耗的基础上选择了全串行方案来实现GF(2n)域上的乘和加运算。然后,讨论了加密协处理器芯片的电路设计和仿真、验证问题。最后讨论了芯片的物理设计并给出了样片的测试结果。

关键词： ECC 协处理器芯片设计 GF(2^n) 椭圆曲线密码体制公钥密码体制

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一种1.25 Gbps CMOS以太网串并/并串转换电路

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微电子学 2003年第1期33卷 53-55,59页

作者：郭亚炜张占鹏章奕民邱祖江杨莲兴复旦大学专用集成电路与系统国家重点实验室上海200433 Vaishali Semiconductor LLC 上海敏勤电子技术有限公司上海200001

　用0.35μmCMOS工艺实现了单芯片1.25Gbps千兆以太网串并/并串转换电路。该电路兼容ANSI的光纤信道物理层标准(FC-0)。与同类电路相比,其核心单元—并串转换电路和串并转换电路—具有结构简单、面积小的优点[1,2],其高速串行数据随机... 详细信息

　用0.35μmCMOS工艺实现了单芯片1.25Gbps千兆以太网串并/并串转换电路。该电路兼容ANSI的光纤信道物理层标准(FC-0)。与同类电路相比,其核心单元—并串转换电路和串并转换电路—具有结构简单、面积小的优点[1,2],其高速串行数据随机抖动只有同类电路的一半。另外,电路中还集成了锁相环环路滤波电容。

关键词： CMOS 以太网串并/并串转换电路锁相环光纤通信

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时钟提取与抖动衰减数字锁相环设计研究

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光通信研究 2003年第5期 46-49页

作者：蒋林章倩苓谢晓燕复旦大学专用集成电路与系统国家重点实验室上海200433 西安邮电学院计算机系陕西西安710061

文章简要介绍了数字锁相环(DPLL)的工作原理,重点提出了用于V5接口芯片中的时钟提取锁相环和抖动衰减锁相环的设计,并对其进行了分析.

关键词：时钟提取抖动衰减数字锁相环 V5接口专用集成电路

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复旦大学专用集成电路与系统国家重点实验室

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半导体技术 2002年第2期27卷 28-28页

作者：曾璇复旦大学微电子系专用集成电路与系统国家重点实验室

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可综合算术运算单元的性能建模及VLSI结构优化

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Journal of Semiconductors 2002年第12期23卷 1332-1337页

作者：沈泊章倩苓复旦大学专用集成电路与系统国家重点实验室上海200433

提出了一种可综合算术运算单元的性能评估与建模方法 .该方法以单位门面积及延迟模型为基础 ,在设计的早期即可估算电路的面积、延迟等性能指标 ,从而便于设计者进行 VL SI结构的优化 ,避免设计叠代 ;并以算术运算中最典型的二进制加法... 详细信息

提出了一种可综合算术运算单元的性能评估与建模方法 .该方法以单位门面积及延迟模型为基础 ,在设计的早期即可估算电路的面积、延迟等性能指标 ,从而便于设计者进行 VL SI结构的优化 ,避免设计叠代 ;并以算术运算中最典型的二进制加法器为例 ,研究如何利用该模型对电路的 VL SI实现结构进行评估、优化 ;理论分析的结论与电路的实现结果吻合。

关键词：可综合算术运算单元 VLSI 结构优化单位门模型性能评估加法器芯片集成电路

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基于共模电平偏移电路新型CMOS低电压满幅度运放设计

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Journal of Semiconductors 2002年第5期23卷 529-534页

作者：林越徐栋麟任俊彦许俊复旦大学专用集成电路与系统国家重点实验室上海200433

针对电源电压为 1V甚至更低的应用环境 ,给出了一种基于共模电平偏移电路的新型 rail- to- rail运放结构 ,相对以往同类电路具有很好的对称性和较高的输入阻抗 ,并对之进行了详细的讨论 .在整个共模输入电压范围内 ,其单位增益带宽随共... 详细信息

针对电源电压为 1V甚至更低的应用环境 ,给出了一种基于共模电平偏移电路的新型 rail- to- rail运放结构 ,相对以往同类电路具有很好的对称性和较高的输入阻抗 ,并对之进行了详细的讨论 .在整个共模输入电压范围内 ,其单位增益带宽随共模电压变化仅为 0 .0 5 % .

关键词： CMOS rail-to-rail 共模电平偏移电路运算放大器低电压

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一种适合VLSI库的Rail-to-Rail运算放大器

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固体电子学研究与进展 2002年第1期22卷 107-113页

作者：叶俊高劲松郑增钰李联复旦大学专用集成电路与系统国家重点实验室上海200433

介绍了一种适于 VLSI库单元的轨到轨 (Rail-to-Rail)运算放大器。低电压、低功耗、输入输出动态幅度达到 Rail-to-Rail的运放模块是研究的核心。文章分析了该运放模块的输入、输出级 ,并分析了 cascodedMiller频率补偿技术。芯片采用新... 详细信息

介绍了一种适于 VLSI库单元的轨到轨 (Rail-to-Rail)运算放大器。低电压、低功耗、输入输出动态幅度达到 Rail-to-Rail的运放模块是研究的核心。文章分析了该运放模块的输入、输出级 ,并分析了 cascodedMiller频率补偿技术。芯片采用新加坡特许半导体制造公司 0 .6μm N阱 CMOS工艺 ,芯片面积 0 .0 2 4mm2 。测试结果表明 :该运放模块在 3 V工作电压下直流增益 90 d B,共模输入范围 -0 .4～ 4V,输出动态范围 0～ 2 .9V,单位增益带宽 7MHz,相位裕量 70°,静态功耗仅有 0 .3 m W,特别适合作为

关键词：轨到轨运算放大器 VLSI

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一种500MHz 32×32bit高速五端口CMOS寄存器堆

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Journal of Semiconductors 2002年第12期23卷 1320-1325页

作者：王佳静华林沈泊李文宏章倩苓复旦大学专用集成电路与系统国家重点实验室上海200433

采用 0 .35 μm CMOS工艺 ,实现了一个 5 0 0 MHz、32× 32 bit的高速五端口寄存器堆 .它可以同时进行二个写操作和三个读操作 ,并且在同一时钟周期完成先写后读 .在电流工作方式下 ,通过设计优化的存储单元、新型高速电流灵敏放大... 详细信息

采用 0 .35 μm CMOS工艺 ,实现了一个 5 0 0 MHz、32× 32 bit的高速五端口寄存器堆 .它可以同时进行二个写操作和三个读操作 ,并且在同一时钟周期完成先写后读 .在电流工作方式下 ,通过设计优化的存储单元、新型高速电流灵敏放大器以及一种灵敏放大器控制信号产生电路 ,提高了寄存器堆的读取速度 .另外还采用了 TSPC(truesingle- phase clock) - D触发器等高速技术来进一步加快读取速度 ,电路仿真结果表明该寄存器堆的读取时间为1.85 ns.

关键词： CMOS 多口寄存器堆电流灵敏放大器读取时间结构设计

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