检索结果-内蒙古大学图书馆

复旦学报（自然科学版） 2005年第1期44卷 95-100,117页

作者：谢波黄维康唐璞山复旦大学专用集成电路与系统国家重点实验室上海200433

对CMOS组合电路开路故障的测试方法进行了探讨.一种方法通过对电路输出的跳变次数进行计数,然后与无故障电路输出的跳变次数的期望值进行比较,可以检测到所有的开路故障,对于有n个输入端的电路完成测试需要6×2n个测试向量.另一种... 详细信息

对CMOS组合电路开路故障的测试方法进行了探讨.一种方法通过对电路输出的跳变次数进行计数,然后与无故障电路输出的跳变次数的期望值进行比较,可以检测到所有的开路故障,对于有n个输入端的电路完成测试需要6×2n个测试向量.另一种方法基于种子存储的自适应BIST方法,该方法充分利用开路故障的特征,实例验证表明能够在3×2n+1个时钟周期内完成对CMOS组合电路开路故障的测试,它在不用修改被测电路网络的前提下可对多开路故障达到完全的测试.

关键词：开路故障组合电路 CMOS BIST 跳变测试向量输入端时钟周期输出自适应

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可综合算术运算单元的性能建模及VLSI结构优化

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Journal of Semiconductors 2002年第12期23卷 1332-1337页

作者：沈泊章倩苓复旦大学专用集成电路与系统国家重点实验室上海200433

提出了一种可综合算术运算单元的性能评估与建模方法 .该方法以单位门面积及延迟模型为基础 ,在设计的早期即可估算电路的面积、延迟等性能指标 ,从而便于设计者进行 VL SI结构的优化 ,避免设计叠代 ;并以算术运算中最典型的二进制加法... 详细信息

提出了一种可综合算术运算单元的性能评估与建模方法 .该方法以单位门面积及延迟模型为基础 ,在设计的早期即可估算电路的面积、延迟等性能指标 ,从而便于设计者进行 VL SI结构的优化 ,避免设计叠代 ;并以算术运算中最典型的二进制加法器为例 ,研究如何利用该模型对电路的 VL SI实现结构进行评估、优化 ;理论分析的结论与电路的实现结果吻合。

关键词：可综合算术运算单元 VLSI 结构优化单位门模型性能评估加法器芯片集成电路

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Nyquist电流型7位20MHz采样率CMOS数模转换器

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固体电子学研究与进展 2006年第1期26卷 111-115,127页

作者：邵滨李丹王方林洪志良复旦大学专用集成电路与系统国家重点实验室上海200433

介绍了一种高速7位DAC的设计及芯片测试结果,该DAC选取高5位单位电流源,低2位二进制电流源的分段结构。考虑了电流源匹配、毛刺降低以及版图中误差补偿等方面的问题来优化电路。流片采用0.35μmChartered双层多晶四层金属工艺,测试结果... 详细信息

介绍了一种高速7位DAC的设计及芯片测试结果,该DAC选取高5位单位电流源,低2位二进制电流源的分段结构。考虑了电流源匹配、毛刺降低以及版图中误差补偿等方面的问题来优化电路。流片采用0.35μmChartered双层多晶四层金属工艺,测试结果表明在20 MH z的采样频率下,微分非线性度和积分非线性度分别小于±0.2 LSB和±0.35 LSB。该DAC的满幅建立时间是20 ns,芯片面积为0.17 mm×0.23 mm。电源电压为3.3 V,功耗为3 mW。

关键词：电流源匹配陷阱毛刺误差补偿

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通用的FPGA逻辑单元映射工具

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复旦学报（自然科学版） 2006年第4期45卷 533-537,541页

作者：倪刚童家榕来金梅复旦大学专用集成电路与系统国家重点实验室上海201203

提出了基于图模式匹配的逻辑单元映射的新颖思想,开发了针对不同结构的逻辑单元都能适用的映射工具FDUMap.实验中应用FDUMap将测试电路映射到不同的逻辑单元中,该工具比起现有的几种专用的逻辑单元映射工具,有更好的通用性.

关键词：逻辑单元映射工艺映射图模式匹配现场可编程门阵列

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基于共模电平偏移电路新型CMOS低电压满幅度运放设计

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Journal of Semiconductors 2002年第5期23卷 529-534页

作者：林越徐栋麟任俊彦许俊复旦大学专用集成电路与系统国家重点实验室上海200433

针对电源电压为 1V甚至更低的应用环境 ,给出了一种基于共模电平偏移电路的新型 rail- to- rail运放结构 ,相对以往同类电路具有很好的对称性和较高的输入阻抗 ,并对之进行了详细的讨论 .在整个共模输入电压范围内 ,其单位增益带宽随共... 详细信息

针对电源电压为 1V甚至更低的应用环境 ,给出了一种基于共模电平偏移电路的新型 rail- to- rail运放结构 ,相对以往同类电路具有很好的对称性和较高的输入阻抗 ,并对之进行了详细的讨论 .在整个共模输入电压范围内 ,其单位增益带宽随共模电压变化仅为 0 .0 5 % .

关键词： CMOS rail-to-rail 共模电平偏移电路运算放大器低电压

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一种基于分水岭分割的快速图像修复算法

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复旦学报（自然科学版） 2017年第1期56卷 57-70页

作者：屠昕钮圣虓陈更生许薇复旦大学专用集成电路与系统国家重点实验室上海201203

为快速准确地对破损图像进行修复,提高传统算法的修复质量和速度,本文提出了一种改进的基于分水岭分割的快速图像修复算法.首先针对传统算法在修复速度上的不足,采用改进的匹配区域搜索方法以缩小搜索区域,然后通过分水岭分割结果筛选... 详细信息

为快速准确地对破损图像进行修复,提高传统算法的修复质量和速度,本文提出了一种改进的基于分水岭分割的快速图像修复算法.首先针对传统算法在修复速度上的不足,采用改进的匹配区域搜索方法以缩小搜索区域,然后通过分水岭分割结果筛选匹配块以进一步加速图像修复,最后利用分水岭分割结果提出了新的分类修复方法来改进图像修复质量.实验结果表明,相较于现有算法,本文提出的算法在修复质量上有明显的改进,并且修复速度平均提升了40%左右.

关键词：图像修复匹配区域缩小分水岭分割分类比较

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宽带ADC低抖动时钟驱动电路的分析与设计

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复旦学报（自然科学版） 2009年第4期48卷 499-505页

作者：程龙罗磊任俊彦复旦大学专用集成电路与系统国家重点实验室上海201203

提出采用小信号模型对时钟驱动电路中由热噪声引起的时钟抖动进行分析,并提出采用多级准无穷负载差分放大器结构以有效地实现低抖动.通过Cadence Spectre RF的瞬态噪声仿真,可以得到时钟抖动值,在输入频率变化时将仿真结果与手工推导的... 详细信息

提出采用小信号模型对时钟驱动电路中由热噪声引起的时钟抖动进行分析,并提出采用多级准无穷负载差分放大器结构以有效地实现低抖动.通过Cadence Spectre RF的瞬态噪声仿真,可以得到时钟抖动值,在输入频率变化时将仿真结果与手工推导的结果相比较,推导的公式能较好地预测时钟驱动电路的时钟抖动.设计的时钟驱动电路达到了输入频率100 MHz、幅度为480 mV下时钟抖动仅为193 fs,可以应用于高性能模数转换器.

关键词：时钟驱动电路低抖动模数转换器信噪比时钟缓冲器时钟放大器

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基于通用开关盒的FPGA互连结构低功耗设计

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复旦学报（自然科学版） 2012年第1期51卷 63-70页

作者：邵海波马珂洁王伶俐复旦大学专用集成电路与系统国家重点实验室上海201203

为了降低FPGA互连结构的功耗,针对目前FPGA普遍采用的通用互连结构,提出了快速结构评估框架—FDPAef,建立了功耗延时积的逐级优化步骤.在新型的通用开关盒互连结构(GSB)基础上,使用该评估框架对各种结构参数进行评估和优化,得到一种低... 详细信息

为了降低FPGA互连结构的功耗,针对目前FPGA普遍采用的通用互连结构,提出了快速结构评估框架—FDPAef,建立了功耗延时积的逐级优化步骤.在新型的通用开关盒互连结构(GSB)基础上,使用该评估框架对各种结构参数进行评估和优化,得到一种低功耗的GSB结构.经过MCNC基准电路测试实验表明,相比传统的CB/SB互连结构,优化得到的GSB结构能够使FPGA功耗延时积下降9.9%,面积下降10.7%.

关键词：现场可编程门阵列通用开关盒结构评估框架互连结构功耗延时积

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优化耦合方式的低相位噪声宽带正交压控振荡器设计

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复旦学报（自然科学版） 2010年第2期49卷 249-256页

作者：黄德平李巍李宁任俊彦复旦大学专用集成电路与系统国家重点实验室上海201203

本文对传统正交压控振荡器(QVCO)耦合方式进行了改进,提出了在耦合管的源端引入相移网络的方法,从而改善了QVCO电路的相位噪声性能以及减小输出相位失配,并依此设计了一个低相位噪声,输出相位关系稳定的宽带正交压控振荡器.QVCO电路采用... 详细信息

本文对传统正交压控振荡器(QVCO)耦合方式进行了改进,提出了在耦合管的源端引入相移网络的方法,从而改善了QVCO电路的相位噪声性能以及减小输出相位失配,并依此设计了一个低相位噪声,输出相位关系稳定的宽带正交压控振荡器.QVCO电路采用TSMC 0.13 μm CMOS工艺进行设计,输出频率范围为3.4～5.48 GHz,即调谐范围达46.8%.测试表明,输出频率4.2 GHz时在频偏1 MHz处,相位噪声为-120 dBc/Hz.在整个输出频率范围内电路FOM值介于179.5～185.2 dB,电路功耗为7.68～18mW.

关键词：正交压控振荡器相位噪声多相压控振荡器宽带输出频率综合器

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针对植入式应用的8位100kS/s的逐次逼近型模数转换器设计

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复旦学报（自然科学版） 2014年第3期53卷 359-364页

作者：闫潇王俊宇复旦大学专用集成电路与系统国家重点实验室上海201203

针对植入式医疗电子的应用需求设计了一个8位100 kS/s的低功耗逐次逼近型模数转换器(SAR ADC),并且基于0.13μm 1P8M工艺进行了流片(tape-out)验证.为了达到降低功耗的设计目标,对SAR ADC的子模块进行了仔细的分析设计:采用满足精度和... 详细信息

针对植入式医疗电子的应用需求设计了一个8位100 kS/s的低功耗逐次逼近型模数转换器(SAR ADC),并且基于0.13μm 1P8M工艺进行了流片(tape-out)验证.为了达到降低功耗的设计目标,对SAR ADC的子模块进行了仔细的分析设计:采用满足精度和速度要求的无源互补开关;采用失调(offset)优化的无静态电流的动态比较器;采用无静态功耗的电容阵列子数模转化器.测试结果表明,当输入测试信号为9.37 kHz时,该SAR ADC的信号噪声失真比(SNDR)为49.2 dB,动态无杂散范围(SFDR)为63 dB,有效位(ENOB)为7.8位.其微分非线性(DNL)和积分非线性(INL)分别为-0.15/+0.15 LSB和-0.35/+0.23 LSB,功耗为3.2μW,优值(FoM)为143 fJ/conversion-step.

关键词： SAR ADC 植入式医疗电子低功耗

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