检索结果-内蒙古大学图书馆

复旦学报（自然科学版） 2009年第4期48卷 493-498页

作者：周叶沈维伦黄煜梅洪志良复旦大学专用集成电路与系统国家重点实验室上海201203

分析了无线通信领域频率综合器的关键模块高速预分频器（prescaler）的设计方法，并根据电路要求设计了一个适用于WLAN802．11a／b／g标准的14／16双模相位开关预分频器．该电路采用SMIC0．18μmCMOS工艺实现，总芯片面积470μm×42... 详细信息

分析了无线通信领域频率综合器的关键模块高速预分频器（prescaler）的设计方法，并根据电路要求设计了一个适用于WLAN802．11a／b／g标准的14／16双模相位开关预分频器．该电路采用SMIC0．18μmCMOS工艺实现，总芯片面积470μm×420μm．测试结果表明在1．8V电源电压下它的正常分频范围高达1．46～6GHz．当输入频率为6GHz时，电路在14和16两种分频模式下相位噪声分别为-117．70dBc／Hz@10kHz和～118．36dBc／Hz@10kHz．

关键词：双模相位开关预分频器频率综合器锁相环无线局域网

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AES算法的并发错误检测方法及其VLSI实现

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计算机研究与发展 2009年第4期46卷 593-601页

作者：赵佳韩军曾晓洋韩林复旦大学专用集成电路与系统国家重点实验室上海201203

提出了一种AES算法的抗差分差错分析的并发错误检测方法——二维奇偶校验方法.与原有的一维奇偶校验方法相比,该方法提供了更为优化的奇偶校验位设置,更重要的是能够同时检测水平和垂直方向上的奇数个错误,在保持了对单个错误的100%的... 详细信息

提出了一种AES算法的抗差分差错分析的并发错误检测方法——二维奇偶校验方法.与原有的一维奇偶校验方法相比,该方法提供了更为优化的奇偶校验位设置,更重要的是能够同时检测水平和垂直方向上的奇数个错误,在保持了对单个错误的100%的覆盖率的同时,将对多个错误的覆盖率大大提升.由于水平和垂直校验位计算模块可以复用,因此与原有的一维奇偶校验方法相比,该方法增加的硬件开销很小,对硬件实现的关键路径和吞吐率都没有影响,是一种理想的低成本高效率的抗差分差错分析的并发错误检测方法.

关键词：差分差错分析二维奇偶校验并发错误检测高级加密标准高覆盖率低成本

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宽带ADC低抖动时钟驱动电路的分析与设计

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复旦学报（自然科学版） 2009年第4期48卷 499-505页

作者：程龙罗磊任俊彦复旦大学专用集成电路与系统国家重点实验室上海201203

提出采用小信号模型对时钟驱动电路中由热噪声引起的时钟抖动进行分析,并提出采用多级准无穷负载差分放大器结构以有效地实现低抖动.通过Cadence Spectre RF的瞬态噪声仿真,可以得到时钟抖动值,在输入频率变化时将仿真结果与手工推导的... 详细信息

提出采用小信号模型对时钟驱动电路中由热噪声引起的时钟抖动进行分析,并提出采用多级准无穷负载差分放大器结构以有效地实现低抖动.通过Cadence Spectre RF的瞬态噪声仿真,可以得到时钟抖动值,在输入频率变化时将仿真结果与手工推导的结果相比较,推导的公式能较好地预测时钟驱动电路的时钟抖动.设计的时钟驱动电路达到了输入频率100 MHz、幅度为480 mV下时钟抖动仅为193 fs,可以应用于高性能模数转换器.

关键词：时钟驱动电路低抖动模数转换器信噪比时钟缓冲器时钟放大器

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一种专用指令集安全处理器的架构设计与实现

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小型微型计算机系统 2009年第4期30卷 746-751页

作者：韩林韩军曾晓洋陆荣华赵佳复旦大学专用集成电路与系统国家重点实验室上海201203

提出一种专用指令集安全处理器的架构设计和VLSI实现方法,取得了高效的密码运算能力及良好的硬件结构和指令集可扩展性.通过分析对称密码算法和散列算法特点,本文基于低成本RISC结构,提出并行查找表与特殊算术逻辑单元相结合的架构设计... 详细信息

提出一种专用指令集安全处理器的架构设计和VLSI实现方法,取得了高效的密码运算能力及良好的硬件结构和指令集可扩展性.通过分析对称密码算法和散列算法特点,本文基于低成本RISC结构,提出并行查找表与特殊算术逻辑单元相结合的架构设计方法,并以包含密码学专用指令的指令集与其对应,使密码算法程序代码密度紧凑、执行效率高.本设计可执行SMS4、AES、SHA-1等算法,并提出一种安全存储方法,提高安全处理器系统的抗攻击能力.

关键词：安全处理器 SMS4 AES SHA-1 并行查找表特殊算术逻辑单元

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实现FPGA高效动态可重配置的触发器电路

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复旦学报（自然科学版） 2009年第4期48卷 511-516页

作者：卢海舟来金梅童家榕复旦大学专用集成电路与系统国家重点实验室上海201203

设计了一种在现场可编程逻辑阵列(FPGA)内可供配置的触发器电路结构.主要特点是:不需要浪费FPGA内组合逻辑的资源,就可以独立配置出56种全部常用类型的D触发器电路或锁存器电路;以FPGA在配置简单时序电路时增加50%面积的代价降低了配置... 详细信息

设计了一种在现场可编程逻辑阵列(FPGA)内可供配置的触发器电路结构.主要特点是:不需要浪费FPGA内组合逻辑的资源,就可以独立配置出56种全部常用类型的D触发器电路或锁存器电路;以FPGA在配置简单时序电路时增加50%面积的代价降低了配置为复杂时序电路时70%的延时和90%的面积.同时针对Xilinx Virtex系列FPGA动态重配置速度较慢的缺点,在触发器电路中加入了抓捕与写回电路;提出了通过硬件电路来实现重配置状态保存和写回的方法.与Xilinx Virtex器件完全用软件实现的方法相比,加快了FPGA动态重配置电路的速度.

关键词：现场可编程逻辑阵列触发器锁存器动态可重配置抓捕与写回电路

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MB-OFDM超宽带系统中模拟前端非理想因素的估计与补偿

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通信学报 2009年第10期30卷 1-7页

作者：刘亮周军叶凡任俊彦复旦大学专用集成电路与系统国家重点实验室微纳电子科技创新平台上海200433

解决模拟前端非理想因素:载波频率偏差、采样频率偏差以及I/Q失配对多带-正交频分复用超宽带系统的影响。提出时域载波频偏和I/Q失配估计和补偿方案。该方案包括一种能有效对抗大范围I/Q失配的数据辅助载波频偏估计算法,一种时域I/Q失... 详细信息

解决模拟前端非理想因素:载波频率偏差、采样频率偏差以及I/Q失配对多带-正交频分复用超宽带系统的影响。提出时域载波频偏和I/Q失配估计和补偿方案。该方案包括一种能有效对抗大范围I/Q失配的数据辅助载波频偏估计算法,一种时域I/Q失配估计算法和一种2步式载波频偏、I/Q失配补偿算法。在频域,利用超宽带数据帧头的时域扩展特性进行残余载波频偏和采样频偏估计。仿真结果表明,即使存在较大非理想因素的情况下,提出的估计与补偿方案仍然能提供较好的系统误码性能。

关键词：载波频偏采样频偏 I/Q失配超宽带

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DTMB系统全模式信道估计及硬件实现

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计算机工程 2009年第11期35卷 256-259页

作者：潘安陈赟陈媛巫建明曾晓洋复旦大学专用集成电路与系统国家重点实验室上海201203

提出一种应用于全模式DTMB解调器的信道估计及均衡实现方案。该方案利用DTMB系统帧结构中的PN序列,可以同时支持3种帧头模式及单多载波2种传输模式的信道估计及均衡。为易于硬件实现,对迭代干扰消除进行简化处理,并对信道均衡及信道冲... 详细信息

提出一种应用于全模式DTMB解调器的信道估计及均衡实现方案。该方案利用DTMB系统帧结构中的PN序列,可以同时支持3种帧头模式及单多载波2种传输模式的信道估计及均衡。为易于硬件实现,对迭代干扰消除进行简化处理,并对信道均衡及信道冲击响应的滤波进行优化。给出一种硬件实现架构,兼顾性能和复杂度。仿真结果表明,简化后的算法几乎没有造成性能损失。

关键词： DTMB系统 PN序列信道估计全模式硬件架构

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快速动态优先搜索树的实现及其应用

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计算机工程 2009年第10期35卷 40-43,48页

作者：黄惠萍陆伟成肖林甫赵文庆复旦大学专用集成电路与系统国家重点实验室上海201203

对形如([x1:x2],[-∞:y])的二维查询问题,提出一种快速的、易于实现的动态优先搜索树数据结构及其相关算法,采用只在叶节点存储数据的结构,以及在常数时间内实现旋转操作的算法。设n为数据点的个数,k为满足搜索条件的解的个数,则该动态... 详细信息

对形如([x1:x2],[-∞:y])的二维查询问题,提出一种快速的、易于实现的动态优先搜索树数据结构及其相关算法,采用只在叶节点存储数据的结构,以及在常数时间内实现旋转操作的算法。设n为数据点的个数,k为满足搜索条件的解的个数,则该动态搜索树空间复杂度为O(n),插入、删除操作的时间复杂度为O(logn),搜索复杂度为O(logn+k)。

关键词：动态优先搜索树区域树堆

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一种低密度奇偶校验码矩阵的设计方法

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计算机工程 2009年第12期35卷 272-274,278页

作者：刘志贵刘亮王雪静叶凡任俊彥复旦大学专用集成电路与系统国家重点实验室上海201203

提出一种以硬件实现的各种条件为约束设计准循环的低密度奇偶校验码的校验矩阵方法,以简化硬件结构,采用行列交换及寻找最大平均环提升译码性能的方法。设计码长为1200的校验矩阵,对该矩阵的译码电路进行RTL实现,采用SMIC0.13μm标准CMO... 详细信息

提出一种以硬件实现的各种条件为约束设计准循环的低密度奇偶校验码的校验矩阵方法,以简化硬件结构,采用行列交换及寻找最大平均环提升译码性能的方法。设计码长为1200的校验矩阵,对该矩阵的译码电路进行RTL实现,采用SMIC0.13μm标准CMOS工艺综合实现660Mb/s吞吐率,面积为3.1mm2,以该方法设计的矩阵可用于实现低复杂度的LDPC译码电路。

关键词：低密度奇偶校验码校验矩阵层调度

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可扩展的低成本双域模乘模除器算法及其VLSI实现

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小型微型计算机系统 2009年第5期30卷 1008-1012页

作者：曹丹韩军陈媛曾晓洋复旦大学专用集成电路与系统国家重点实验室上海201203

本文通过应用Booth编码技术和多比特移位技术,有效地改进了有限域模乘模除算法,不仅使素域模乘的运算速度提高了一倍,而且使素域模除运算所需的迭代次数减小了40%.在算法改良的基础上,本文提出一种可配置的有限域模乘模除器结构,实现了... 详细信息

本文通过应用Booth编码技术和多比特移位技术,有效地改进了有限域模乘模除算法,不仅使素域模乘的运算速度提高了一倍,而且使素域模除运算所需的迭代次数减小了40%.在算法改良的基础上,本文提出一种可配置的有限域模乘模除器结构,实现了模乘与模除运算,及素域与多项式域算术的硬件复用,大幅度地降低了硬件成本.另外,本文提出的硬件结构使用以字为单位的运算单元,采用流水线结构,具有良好的扩展性.因此,本文的模乘模除器具有灵活性、安全性和低成本的综合优势,可以广泛应用于各种高性能、低成本的便携移动设备,为各种无线终端设备用户提供高性能的信息安全服务.

关键词：信息安全模乘模除器硬件可配置 VLSI

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