检索结果-内蒙古大学图书馆

计算机工程 2007年第5期33卷 226-228页

作者：朱贺飞陆超周晓方闵昊周电复旦大学专用集成电路与系统国家重点实验室上海201203

针对Linux操作系统,实现了面向32位RSIC嵌入式处理器的低功耗存储器管理单元。通过在指令快表中增加预比较电路,提高了处理器连续访问同一虚拟页面时的地址转换效率,降低指令快表命中时的功耗37.07%。两级比较结构的内容寻址存储器与传... 详细信息

针对Linux操作系统,实现了面向32位RSIC嵌入式处理器的低功耗存储器管理单元。通过在指令快表中增加预比较电路,提高了处理器连续访问同一虚拟页面时的地址转换效率,降低指令快表命中时的功耗37.07%。两级比较结构的内容寻址存储器与传统结构相比,在失效和命中时分别可以取得44.98%和74.94%的功耗节省。该文设计的存储器管理单元能够很好地和Linux配合,完成地址映射及存储权限管理。

关键词：嵌入式系统低功耗存储器管理单元快表

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2-GHz CMOS锁相环时钟发生器研究与设计

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电路与系统学报 2007年第1期12卷 15-19页

作者：孙曼叶国敬郭淦洪志良复旦大学专用集成电路与系统国家重点实验室上海201203

采用包含预充电通路,自适应偏置的压控振荡器,设计了一种2-GHz锁相环时钟发生器,并用0.18μm混合信号CMOS工艺实现。分析了环路参数对锁相环输出噪声影响,并对环路参数进行优化。1.8V电源电压下2GHz时钟的rms抖动,peak-peak抖动的测试... 详细信息

采用包含预充电通路,自适应偏置的压控振荡器,设计了一种2-GHz锁相环时钟发生器,并用0.18μm混合信号CMOS工艺实现。分析了环路参数对锁相环输出噪声影响,并对环路参数进行优化。1.8V电源电压下2GHz时钟的rms抖动,peak-peak抖动的测试结果分别为7.27ps,37.5ps,功耗为42mW。

关键词：锁相环高速,环形振荡器相位噪声抖动

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低复杂度先进密码算法的VLSI实现

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计算机工程 2007年第4期33卷 143-145页

作者：陈俊王晶曾晓洋韩军复旦大学专用集成电路与系统国家重点实验室上海200433

提出了一种先进密码算法(AES)的低成本VLSI实现方案。从分析AES算法入手,优化运算次序,实现相应模块的复用,从而达到缩小芯片面积的目标,同时将关键的字节替换(SubByte)模块转化到对应的复合域中进行运算,进一步减小芯片复杂度。基于HHN... 详细信息

提出了一种先进密码算法(AES)的低成本VLSI实现方案。从分析AES算法入手,优化运算次序,实现相应模块的复用,从而达到缩小芯片面积的目标,同时将关键的字节替换(SubByte)模块转化到对应的复合域中进行运算,进一步减小芯片复杂度。基于HHNEC0.25μm标准CMOS工艺,芯片工作频率可以达到100MHz,密钥为128bits时,芯片的加解密速度可达800Mps,而芯片规模不超过30K门。

关键词： AES 低成本字节替换复合域

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一种高性能CABAC解码器结构

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计算机工程与应用 2007年第14期43卷 94-97,109页

作者：王勇詹陈长赵爽周晓方周电复旦大学专用集成电路与系统国家重点实验室上海201203

针对高清晰数字电视应用,提出了一种针对H.264标准的CABAC硬件解码器结构。通过高效的SRAM组织,在提高解码器访问SRAM的效率的同时减小了SRAM的面积。高效的解码器架构设计,使得每一个时钟周期可解码1bit的语法元素,与软件和现有解码器... 详细信息

针对高清晰数字电视应用,提出了一种针对H.264标准的CABAC硬件解码器结构。通过高效的SRAM组织,在提高解码器访问SRAM的效率的同时减小了SRAM的面积。高效的解码器架构设计,使得每一个时钟周期可解码1bit的语法元素,与软件和现有解码器相比提高了解码速度。可以通过全硬件的方式解码基于主规范(main profile)的H.264码流,满足高清晰数字电视的要求。

关键词：高清晰数字电视 H.264 CABAC 语法元素

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一种用于USB2.0的新型片上通信数据通道结构

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复旦学报（自然科学版） 2007年第1期46卷 76-80页

作者：周维黄宏周晓方孙承绶复旦大学专用集成电路与系统国家重点实验室上海201203

提出了一种改进的用于片上集成的USB2.0控制器的数据通道结构,运行时将有限的数据缓冲资源动态分配和实时回收,在增加少量RAM的前提下,显著改善了数据通道的吞吐量.该设计成功地应用于家庭网关SoC平台中,测试结果表明,该结构与具有同样... 详细信息

提出了一种改进的用于片上集成的USB2.0控制器的数据通道结构,运行时将有限的数据缓冲资源动态分配和实时回收,在增加少量RAM的前提下,显著改善了数据通道的吞吐量.该设计成功地应用于家庭网关SoC平台中,测试结果表明,该结构与具有同样大小缓冲区的现有数据通道相比,吞吐量平均提高63%,对RAM资源的利用率平均达到95%以上.

关键词：片上通信 USB2.0 数据通道吞吐量动态分配和回收

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低硬件成本的高性能Hash算法加速器VLSI设计

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小型微型计算机系统 2007年第5期28卷 940-943页

作者：顾叶华曾晓洋韩军张章复旦大学专用集成电路与系统国家重点实验室上海201203

本文基于安全Hash算法(SHA-1),提出了一种结构优化的SHA-1硬件加速器.本设计通过改进数据通路,加快了运算单元的速度;同时,采用动态操作数生成的方法,节约了硬件资源.设计采用SMIC0.25μm CMOS工艺综合,其核心电路(core)等效门为16.8k;... 详细信息

本文基于安全Hash算法(SHA-1),提出了一种结构优化的SHA-1硬件加速器.本设计通过改进数据通路,加快了运算单元的速度;同时,采用动态操作数生成的方法,节约了硬件资源.设计采用SMIC0.25μm CMOS工艺综合,其核心电路(core)等效门为16.8k;在86MHz的工作频率下,其数据吞吐率达1.07Gbps.分析结果显示,该硬件加速器具备低成本和高性能的特点,适用于PDA、智能手机等面积受限的移动设备,具有良好的应用前景.

关键词：安全Hash算法SHA-1 低成本 VLSI

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折叠内插A/D转换器中分布式T/H电路的建模分析

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微电子学 2007年第2期37卷 194-198,203页

作者：姚炳昆林俪李宁叶凡徐俊任俊彦复旦大学专用集成电路与系统国家重点实验室上海201203

分析了折叠内插A/D转换器中前置放大器和分布式采样保持电路的失真和对系统动态性能的影响,利用Hspice和Matlab进行了电路行为级的建模,分别对带宽受限、输入失调电压、时钟抖动和偏移等进行了仿真。最后,对数据进行了分析综合。所述结... 详细信息

分析了折叠内插A/D转换器中前置放大器和分布式采样保持电路的失真和对系统动态性能的影响,利用Hspice和Matlab进行了电路行为级的建模,分别对带宽受限、输入失调电压、时钟抖动和偏移等进行了仿真。最后,对数据进行了分析综合。所述结论可用来估计折叠内插A/D转换器中的失真,作为设计参考。

关键词： A/D转换器电路建模折叠内插分布式采样保持电路

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一种10位50MHz电阻分压型D/A转换器

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微电子学 2007年第2期37卷 221-225,230页

作者：朱文彬彭云峰严伟周锋陈华复旦大学专用集成电路与系统国家重点实验室上海201203

实现了一个可驱动传输线的采样时钟频率为50 MHz、精度为10位的电阻分压型数模转换器(DAC)。“dual ladder”、“best INL”矩阵式布局等新技术的采用,使得电阻串无需校正即可达到10位的精度。同时,通过运放复用技术,可在不消耗额外功... 详细信息

实现了一个可驱动传输线的采样时钟频率为50 MHz、精度为10位的电阻分压型数模转换器(DAC)。“dual ladder”、“best INL”矩阵式布局等新技术的采用,使得电阻串无需校正即可达到10位的精度。同时,通过运放复用技术,可在不消耗额外功耗的前提下实现阻抗匹配,并达到1.2 V的输出摆幅。该DAC在0.18μm数字CMOS工艺上得以验证实现,芯片面积为0.5 mm2,积分非线性误差(INL)为±0.45 LSB。在3.3 V电源供电、50 MHz的采样频率下,信噪失真比(SNDR)达到61 dB,功耗为55 mW。

关键词： D/A转换器最佳INL 积分非线性误差信噪失真比

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基于对可编程逻辑块建模的FPGA通用装箱算法

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计算机工程 2007年第6期33卷 239-241,244页

作者：倪刚童家榕来金梅复旦大学张江校区专用集成电路与系统国家重点实验室上海201203

装箱是FPGA工艺映射中的最后一步流程。该文提出了一种全新的对FPGA可编程逻辑块进行功能级建模的方法,并给出了基于此建模的通用性装箱算法FDUPack。实验中应用该建模方法对几种不同类型的FPGA的逻辑块进行建模,并使用装箱算法将大量... 详细信息

装箱是FPGA工艺映射中的最后一步流程。该文提出了一种全新的对FPGA可编程逻辑块进行功能级建模的方法,并给出了基于此建模的通用性装箱算法FDUPack。实验中应用该建模方法对几种不同类型的FPGA的逻辑块进行建模,并使用装箱算法将大量的测试电路装箱到这些不同的逻辑块中,经过与已有的针对某一特定结构的装箱算法比较,该算法体现了很好的通用性。

关键词：工艺映射装箱算法建模现场可编程门阵列

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用于802.11b发射通道的重构滤波器

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固体电子学研究与进展 2007年第2期27卷 264-268页

作者：高小平何济柔黄煜梅洪志良复旦大学张江校区专用集成电路与系统国家重点实验室上海201203

提出了一种满足IEEE802.11b标准发射机的低功耗高线性度ChebyshevI型低通滤波器的设计并已实现。该滤波器建立在高增益带宽积运放的基础上,采用Leapfrog结构,最大程度地减小元件值、温漂和工艺容差对滤波器性能的影响,同时采用Opamp-RC... 详细信息

提出了一种满足IEEE802.11b标准发射机的低功耗高线性度ChebyshevI型低通滤波器的设计并已实现。该滤波器建立在高增益带宽积运放的基础上,采用Leapfrog结构,最大程度地减小元件值、温漂和工艺容差对滤波器性能的影响,同时采用Opamp-RC技术提高了电路的动态范围和线性度。该滤波器用0.18μmCMOS实现,所占芯片面积为0.58mm×0.5mm,通过测试基本上达到系统提出的指标。该电路在1.8V的工作电压下,共消耗4.4mA电流。

关键词：无线局域网 802.11b 滤波器 Opamp-RC 温度漂移工艺容差

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