介绍了一种相位开关型分频器电路的噪声分析方法。这种方法基于频率综合器的频域模型,能比较准确地预测分频器的相位噪声和它对整个频率综合器相位噪声的影响。分频器电路采用0.18μm CM O S工艺设计,用于W CDM A通讯系统中。在分析过程...
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介绍了一种相位开关型分频器电路的噪声分析方法。这种方法基于频率综合器的频域模型,能比较准确地预测分频器的相位噪声和它对整个频率综合器相位噪声的影响。分频器电路采用0.18μm CM O S工艺设计,用于W CDM A通讯系统中。在分析过程中,针对此电路的相位开关结构,提出了一些改进其噪声性能的方法。最后用仿真结果进行分析验证,仿真结果和理论相符合。
设计研制了一款适用于数据通路的10万门容量的FPGA器件FDP100K(FDP:FPGA for Data-Path),其主要特点为:可编程逻辑单元结构不同于国际上已有的可编程逻辑单元结构,是一种新颖的基于查询表LUT和多路选择器MUX的混合结构;连线资源结构采...
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设计研制了一款适用于数据通路的10万门容量的FPGA器件FDP100K(FDP:FPGA for Data-Path),其主要特点为:可编程逻辑单元结构不同于国际上已有的可编程逻辑单元结构,是一种新颖的基于查询表LUT和多路选择器MUX的混合结构;连线资源结构采用新颖的层次式布线结构,提供高度灵活的布线能力.芯片采用SM IC 0.35μm CMOS工艺,包含1024个可编程逻辑单元和128个可编程IO单元.芯片配合自主开发的软件系统FDE(FPGA Development Environment)进行测试,结果表明:FDP100K芯片的可编程逻辑单元功能正常;芯片的各种连线资源功能正常;可以准确地实现数据通路型电路和其他类型的电路的功能.
本文主要研究高性能FPGA可编程逻辑单元中分布式RAM和移位寄存器两种时序功能的设计实现方法.运用静态Latch实现分布式RAM的写入同步,以降低对时序控制电路的要求;为克服电荷共享问题,提出通过隔断存储单元之间通路的方法实现移位寄存器.以含两个四输入LUT(Look Up Table)的多功能可编程逻辑单元为例,详细说明电路的设计思路以及实现方法.研究表明,本文提出的方法可以简化对时序控制电路的设计要求,克服电荷共享问题,减少芯片面积.
本文提出并实现了适用于现代层次化结构的FPGA芯片的CAD软件系统:FDE2009(FPGA Development Environment).该软件系统不但由工艺映射,布局布线,位流生成,编程下载等功能模块构成了一套完整的FPGA CAD流程,并且根据现代FPGA芯片层次化的...
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本文提出并实现了适用于现代层次化结构的FPGA芯片的CAD软件系统:FDE2009(FPGA Development Environment).该软件系统不但由工艺映射,布局布线,位流生成,编程下载等功能模块构成了一套完整的FPGA CAD流程,并且根据现代FPGA芯片层次化的结构特点,提出了逻辑分层的布局思想及由底至上逐层构建布线资源图的算法,提高了硬件资源的利用率及程序的运行效率.此外,本软件自定义了一套使用扩展性标志语言的文件系统,从而使其具有一定的通用性及良好的扩展性.软硬件协同测试结果表明该软件系统各模块功能正确,并能配合硬件高效的实现各类功能电路,是一套实用的FPGA软件系统.
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