检索结果-内蒙古大学图书馆

计算机工程 2012年第23期38卷 240-242,246页

作者：李辉楷韩军翁新钎贺中柱曾晓洋复旦大学专用集成电路与系统国家重点实验室上海201203

针对AES与SHA-3候选算法中Gr stl软件运算速度慢的问题,提出一种通过精简指令集计算机(RISC)协处理器来加速算法运算的设计方案。该协处理器复用片上高速缓存充当查找表来加速运算,并在RISC处理器的基本指令集架构中增加特殊指令。实验... 详细信息

针对AES与SHA-3候选算法中Gr stl软件运算速度慢的问题,提出一种通过精简指令集计算机(RISC)协处理器来加速算法运算的设计方案。该协处理器复用片上高速缓存充当查找表来加速运算,并在RISC处理器的基本指令集架构中增加特殊指令。实验结果表明,与传统基于并行查找表的方案相比,该方案能够以较小的硬件代价加速AES与Gr stl运算。

关键词：精简指令集计算机协处理器高速缓存并行表查找寄存器堆指令集架构

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一种改进的位平面匹配运动估计算法

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计算机工程 2012年第2期38卷 259-260,263页

作者：李进伟陈更生尹文波复旦大学专用集成电路与系统国家重点实验室上海201203

为进一步提高视频的编码效率,提出一种改进的位平面匹配(BPM)算法,通过调整阈值的选取方式,减少搜索次数,利用改进的运动矢量计算方法提高搜索准确性,提升图像质量。实验结果表明,与传统BPM算法相比,该算法能提高位平面的区分能力,增强... 详细信息

为进一步提高视频的编码效率,提出一种改进的位平面匹配(BPM)算法,通过调整阈值的选取方式,减少搜索次数,利用改进的运动矢量计算方法提高搜索准确性,提升图像质量。实验结果表明,与传统BPM算法相比,该算法能提高位平面的区分能力,增强运动估计效果。

关键词：运动估计全搜索算法快速搜索算法位平面位平面匹配算法

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采用并行分层译码的LDPC译码器设计研究

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计算机工程与应用 2012年第4期48卷 56-60页

作者：姚远叶凡任俊彦复旦大学专用集成电路与系统国家重点实验室上海201203

基于并行分层译码算法的LDPC译码器可以使用较小的芯片面积实现较高的译码速率。提出一种基于该算法的译码器硬件设计方法。该设计方法通过使用移位寄存器链,来进一步降低基于并行分层译码算法的译码器芯片面积。该硬件设计使用TSMC65n... 详细信息

基于并行分层译码算法的LDPC译码器可以使用较小的芯片面积实现较高的译码速率。提出一种基于该算法的译码器硬件设计方法。该设计方法通过使用移位寄存器链,来进一步降低基于并行分层译码算法的译码器芯片面积。该硬件设计使用TSMC65nm工艺实现,并在实现中使用IEEE802.16e中的1/2码率LDPC码。该译码器设计在迭代次数设置为10次时可实现1.2Gb/s的译码速率,芯片面积1.1mm2。译码器设计通过打孔产生1/2至1之间的连续码率。

关键词： LDPC译码器准循环码并行分层译码结构移位寄存器链

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一种积分图的分治计算方法

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计算机工程 2012年第22期38卷 232-235页

作者：张羽立戴麟周薇娜邹垚曾晓洋复旦大学专用集成电路与系统国家重点实验室上海201203

AdaBoost算法在处理大量图片时需要进行长时间的预处理。为此,提出一种用硬件并行计算图像各个局部积分图的方法,通过AdaBoost算法用少数特征淘汰大量无关图像,牺牲单个特征计算时间,避免对大量图片进行预处理操作。实验结果证明,该方... 详细信息

AdaBoost算法在处理大量图片时需要进行长时间的预处理。为此,提出一种用硬件并行计算图像各个局部积分图的方法,通过AdaBoost算法用少数特征淘汰大量无关图像,牺牲单个特征计算时间,避免对大量图片进行预处理操作。实验结果证明,该方法可以加快大量高像素图像的识别速度,在无关图像占整体98%的情况下,速度比传统算法提高31.8%。

关键词： AdaBoost算法积分图特征矩形计算递归乒乓算法

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面向指纹图像增强的Gabor滤波器设计

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计算机工程 2012年第18期38卷 130-132页

作者：刘俊宝李毅韩军曾晓洋复旦大学专用集成电路与系统国家重点实验室上海201203

提出一种适用于指纹图像增强的Gabor滤波器的硬件设计与实现方案。利用更精确的方向与频率信息配置滤波器改善指纹图像的增强效果。为解决由此带来的带宽问题,设计输入输出缓存器,最多可使带宽降低近10/11。整个设计采用SMIC 0.13μm工... 详细信息

提出一种适用于指纹图像增强的Gabor滤波器的硬件设计与实现方案。利用更精确的方向与频率信息配置滤波器改善指纹图像的增强效果。为解决由此带来的带宽问题,设计输入输出缓存器,最多可使带宽降低近10/11。整个设计采用SMIC 0.13μm工艺综合后大小约为24万等效门,频率为250 MHz。在滤波器窗口大小为11×11时,引入流水线结构使吞吐率可以达到每秒200万像素以上。实验结果表明,该方案具有较好的实时性。

关键词：指纹图像增强 Gabor滤波器输入输出缓存器流水线结构

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一种适合于硬件实现的数字预失真算法

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计算机工程 2012年第7期38卷 230-232页

作者：董传盛曾真谈熙闵昊复旦大学专用集成电路与系统国家重点实验室上海201203

传统的数字基带预失真算法较复杂不易实现。为此,设计一种适合于硬件实现的数字预失真算法。考虑对模拟射频部分引入的环路延迟和相位偏转的补偿,采用2块大小为32×16的查找表作为预失真模块,存储针对不同输入幅度信号的调整系数,... 详细信息

传统的数字基带预失真算法较复杂不易实现。为此,设计一种适合于硬件实现的数字预失真算法。考虑对模拟射频部分引入的环路延迟和相位偏转的补偿,采用2块大小为32×16的查找表作为预失真模块,存储针对不同输入幅度信号的调整系数,以预先抵消功率放大器的失真。用调制方式为64QAM OFDM信号进行测试,结果表明,该算法的预失真性能较好。

关键词：功率放大器预失真查找表硬件实现环路延迟相位粗旋转

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双频无源超高频实时定位系统研究

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计算机工程与应用 2012年第29期48卷 128-132页

作者：刘俊娟谈熙闵昊复旦大学专用集成电路与系统国家重点实验室上海201203

提出一种基于双频比相的无源超高频射频识别(UHF-RFID)实时定位系统(RTLS)。与传统射频识别定位系统相比,该方法带宽小,精度高。分析了双频比相测距原理在无源RFID系统中的适用性,通过理论计算得到非理想因素对测距精度的影响,并在Simul... 详细信息

提出一种基于双频比相的无源超高频射频识别(UHF-RFID)实时定位系统(RTLS)。与传统射频识别定位系统相比,该方法带宽小,精度高。分析了双频比相测距原理在无源RFID系统中的适用性,通过理论计算得到非理想因素对测距精度的影响,并在Simulink平台上进行建模。仿真结果表明,I-Q相对失配度小于0.08,基带信噪比为21.5dB时,系统定位精度可小于0.5m。

关键词：实时定位无源超高频射频识别双频比相测距 I-Q相对失配

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OFDM移动接收中的迭代干扰消除

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计算机工程 2012年第21期38卷 70-73页

作者：曹嘉麟陈绪斌陈赟曾晓洋复旦大学专用集成电路与系统国家重点实验室上海201203

针对正交频分复用系统在高速移动接收中存在快变衰落信道难以估计、子载波间干扰（ICI）过大的问题，提出基于迭代结构的信道估计算法和ICI消除算法。利用信道解码器输出判决信息，通过离散傅里叶变换实现信道估计，并对时变信道进行线... 详细信息

针对正交频分复用系统在高速移动接收中存在快变衰落信道难以估计、子载波间干扰（ICI）过大的问题，提出基于迭代结构的信道估计算法和ICI消除算法。利用信道解码器输出判决信息，通过离散傅里叶变换实现信道估计，并对时变信道进行线性近似，以较低的计算复杂度消除子载波间的干扰。仿真结果表明，该方法可以对抗10％～15％的归一化多普勒频移。

关键词：无线通信正交频分复用信道估计子载波间干扰线性近似

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MIMO-OFDM的FFT/IFFT处理器

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计算机工程 2012年第2期38卷 248-249,252页

作者：李斯梦陈赟曾晓洋复旦大学专用集成电路与系统国家重点实验室上海201203

面向多输入多输出(MIMO)正交频分复用(OFDM)系统,设计一种可配置的FFT/IFFT运算处理器。给出多通路流水线FFT/IFFT处理器架构,通过一个输入数据重排模块,实现来自4条信道的多通路数据同时计算,支持不同数据率的FFT/IFFT运算。性能分析表... 详细信息

面向多输入多输出(MIMO)正交频分复用(OFDM)系统,设计一种可配置的FFT/IFFT运算处理器。给出多通路流水线FFT/IFFT处理器架构,通过一个输入数据重排模块,实现来自4条信道的多通路数据同时计算,支持不同数据率的FFT/IFFT运算。性能分析表明,在SMIC 0.13μm工艺下,该处理器的最高时钟频率可达125 MHz,面积达到1.800×1.500μm2。

关键词：快速傅里叶变换流水线结构多输入多输出正交频分复用

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基于65nm工艺的高性能低功耗处理器设计

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计算机工程 2012年第19期38卷 250-253页

作者：权衡肖瑞瑾欧鹏尤凯迪黄贝虞志益复旦大学专用集成电路与系统国家重点实验室上海201203

研究并设计一款RISC处理器,从架构设计、电路设计、芯片后端设计多个层次保证其高性能、低功耗的特点。在架构设计层面,通过扩展寄存器堆来提升数据交互的局部性并降低对存储器的访问次数。在电路设计层面,利用动态门控时钟技术对乘除... 详细信息

研究并设计一款RISC处理器,从架构设计、电路设计、芯片后端设计多个层次保证其高性能、低功耗的特点。在架构设计层面,通过扩展寄存器堆来提升数据交互的局部性并降低对存储器的访问次数。在电路设计层面,利用动态门控时钟技术对乘除法模块和寄存器堆进行高效的时钟控制。在芯片后端设计层面,分析并比较TSMC 65 nm中GP和LP 2种工艺库,采用多阈值设计流程进一步提高处理器的速度并降低功耗。测试结果表明,与其他平台下的性能结果相比,该处理器可以将RS前向纠错解码算法的吞吐率提高4倍~70倍。

关键词：高性能低功耗处理器扩展寄存器门控时钟 65nm工艺多阈值

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