检索结果-内蒙古大学图书馆

复旦学报（自然科学版） 2015年第6期54卷 706-712,720页

作者：袁靖茹杨震刘威王健来金梅复旦大学专用集成电路与系统国家重点实验室上海201203

常规的测试时序电路最大工作频率的方法不仅受到测试设备测试能力的限制,还需要针对待测电路开发一套测试激励并逐个对待测电路进行测试,而不同的测试激励将带来测试误差.针对上述问题,提出了一种通过构建内建自测试(Build-in Self Test... 详细信息

常规的测试时序电路最大工作频率的方法不仅受到测试设备测试能力的限制,还需要针对待测电路开发一套测试激励并逐个对待测电路进行测试,而不同的测试激励将带来测试误差.针对上述问题,提出了一种通过构建内建自测试(Build-in Self Test,BIST)电路测试FPGA中时序电路关键路径延迟,从而获取时序电路最大工作频率的测试方法.该方法根据时序电路的静态时序分析结果,首先从时序电路中抽取关键路径,随后在关键路径两端构建BIST电路并为其提供测试激励.基于该测试方法,利用C++语言开发了一个软件平台实现了对时序电路抽取关键路径和构建BIST电路的过程,大大降低了测试前构建BIST电路的时间和劳动力成本.实验结果表明,与消除了由测试激励不同带来的误差的常规方法相比,本文提出的测试方法的平均误差仅为2.70%.

关键词： FPGA 时序电路最大工作频率内建自测试关键路径抽取

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带DLL反馈的延迟内插法TDC在FPGA上的实现

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复旦学报（自然科学版） 2015年第1期54卷 79-84页

作者：邵琦周灏来金梅复旦大学专用集成电路与系统国家重点实验室上海201203

本文设计了在FPGA上实现的一款带全数字的延时锁定环（DLL）反馈的TDC电路,该TDC采用了延迟内插法延迟链结构.解决了利用FPGA配置电路对FPGA内部开关参数进行高低温（-55-125℃）测试的问题.延迟链选择的是FPGA中快速进位链,在0.18μm工... 详细信息

本文设计了在FPGA上实现的一款带全数字的延时锁定环（DLL）反馈的TDC电路,该TDC采用了延迟内插法延迟链结构.解决了利用FPGA配置电路对FPGA内部开关参数进行高低温（-55-125℃）测试的问题.延迟链选择的是FPGA中快速进位链,在0.18μm工艺FPGA上,分辨率在25℃下能达到167 ps.与另外一种在反熔丝结构FPGA上实现的TDC相比,分辨率在0℃,25℃,50℃分别提高了16.8％,16.5％,16.7％.在相同温度下,分辨率的变化基本保持一致,但反熔丝FPGA上的TDC需要对编码链进行反复的调整,而本文的TDC通过DLL锁定就可以完成对延迟链的调整,大大减小了开发和设计的时间和成本.

关键词：现场可编程门阵列时间数字转换延迟内插法数字延时锁定环

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基于转移指令特性的动态翻译算法

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上海交通大学学报 2015年第2期49卷 173-177,183页

作者：李战辉孟建熠陈志坚严晓浪浙江大学超大规模集成电路设计研究所杭州310027 复旦大学专用集成电路与系统国家重点实验室上海201203

针对传统方法统一转译转移指令导致翻译器效率较低的问题,基于转移目标地址在函数内外的不同特征,提出了直接映射和指令类型转译策略组合的动态翻译方法.对函数内转移指令,直接采用目标架构中对应的分支指令进行映射,通过转移前后指令... 详细信息

针对传统方法统一转译转移指令导致翻译器效率较低的问题,基于转移目标地址在函数内外的不同特征,提出了直接映射和指令类型转译策略组合的动态翻译方法.对函数内转移指令,直接采用目标架构中对应的分支指令进行映射,通过转移前后指令翻译码的无缝链接,高效转译了条件分支指令,且无需生成源寄存器到内存同步指令;对函数间转移指令,区别对待函数转移和其他转移指令,通过将源程序函数转移指令属性继承给翻译码以提高目标机转移预测器准确率.基于EEMBC(Embedded Microprocessor Benchmark Consortium)测试基准的实验表明,该方法使转移指令翻译码执行指令数平均减少58.9%,转移预测器命中率平均提高80.7%,翻译器整体性能提高12.3%.

关键词：动态翻译转移指令直接映射转移预测器

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65nm FPGA中基于位宽选择的高速Block RAM设计

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复旦学报（自然科学版） 2015年第1期54卷 85-90,97页

作者：陈丹王健张昕睿来金梅复旦大学专用集成电路与系统国家重点实验室上海201203

针对高性能现场可编程门阵列(FPGA)应用中数据存储交换的高速、多种位宽配置需求,本文设计了一种基于数据位宽可调整的高速Block RAM,并将其嵌入自主研发的FPGA芯片中.在该FDP15芯片中,Block RAM采用65nm的1P10M层金属,核电压1.2VCMOS... 详细信息

针对高性能现场可编程门阵列(FPGA)应用中数据存储交换的高速、多种位宽配置需求,本文设计了一种基于数据位宽可调整的高速Block RAM,并将其嵌入自主研发的FPGA芯片中.在该FDP15芯片中,Block RAM采用65nm的1P10M层金属,核电压1.2VCMOS工艺技术,可以实现1bit×16k,2bits×8k,4bits×4k不带校验位和9bits×2k,18bits×1k,36bits×512带有校验位的6种位宽选择模式,3种写入模式的双端口独立工作.文中针对位宽配置选择功能提出了一种单元可重复的电路结构,同时采用模拟位线延迟反馈机制实现了Block RAM较高的工作频率.流片测试的结果表明Block RAM可以实现真正的双端口独立工作,其6种位宽模式和3种写入模式功能正确,开关参数延迟可以达到2.25ns,与Xilinx同等功能、规模的芯片Virtex-4中内嵌Block RAM相比,性能接近.

关键词：现场可编程门阵列块随机存储器位宽可配置延迟反馈

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一种应用于K波段的宽锁定范围的CMOS注入锁定三倍频器

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复旦学报（自然科学版） 2015年第6期54卷 728-733页

作者：王炜李巍复旦大学专用集成电路与系统国家重点实验室上海201203

对传统的注入锁定三倍频器（ILFT）进行改进,提出了一种应用于K波段的注入锁定三倍频器,该注入锁定三倍频器在传统结构的基础上加上两个旁路电流源,在不牺牲功耗的前提下,提高了三次谐波的注入效率,解决了传统结构中存在的锁定范围和功... 详细信息

对传统的注入锁定三倍频器（ILFT）进行改进,提出了一种应用于K波段的注入锁定三倍频器,该注入锁定三倍频器在传统结构的基础上加上两个旁路电流源,在不牺牲功耗的前提下,提高了三次谐波的注入效率,解决了传统结构中存在的锁定范围和功耗的折中问题.该注入锁定三倍频器采用TSMC 130nm工艺进行设计,电源电压1.2V,仿真结果表明在输入信号功率为2dBm时,锁定范围为5.1 GHz,工作范围是21.0~26.1GHz,最大功耗为7.8mW.

关键词： K波段注入锁定三倍频器三次谐波注入效率

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基于高速缓存负荷均衡的动态二进制翻译研究

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计算机研究与发展 2015年第9期52卷 2105-2113页

作者：李战辉刘畅孟建熠严晓浪浙江大学超大规模集成电路设计研究所杭州310027 专用集成电路与系统国家重点实验室(复旦大学) 上海201203

针对动态翻译时指令和数据高速缓存访问负荷大幅增加且增幅不均衡导致翻译器性能下降的问题,提出基于指令高速缓存与数据高速缓存访问负荷动态均衡的软硬件协同翻译方法.该方法为处理器设计高速缓存负荷平衡状态,该状态将数据高速缓存... 详细信息

针对动态翻译时指令和数据高速缓存访问负荷大幅增加且增幅不均衡导致翻译器性能下降的问题,提出基于指令高速缓存与数据高速缓存访问负荷动态均衡的软硬件协同翻译方法.该方法为处理器设计高速缓存负荷平衡状态,该状态将数据高速缓存分为普通区和负荷平衡区(load balancing area,LBA),普通区缓存正常的程序数据,负荷平衡区通过负荷转化通道(load transforming channel,LTC)吸收动态翻译器调度器地址空间转换操作在指令高速缓存上产生的部分负荷,以提高数据高速缓存利用率.EEMBC(embedded microprocessor benchmark consortium)测试基准实验结果表明,在同等处理器资源的情况下,该方法将指令高速缓存访问次数平均减少35%,数据高速缓存访问次数平均减少58%,动态翻译器综合性能提高171%.

关键词：动态二进制翻译间接转移翻译高速缓存负荷负荷平衡区负荷转换通道

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一种新型X波段5bit本振移相器设计

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复旦学报（自然科学版） 2015年第2期54卷 156-167页

作者：陈昌铭李巍李宁复旦大学专用集成电路与系统国家重点实验室上海201203

设计了一种应用于X波段本振移相的新型矢量合成移相器,该新型矢量合成移相器主要由4个3bit的子移相器组成,可以实现5bit的移相精度.该移相器降低了对可变增益放大器（Variable Gain Amplifier,VGA）的精度要求.可变增益放大器的可变增... 详细信息

设计了一种应用于X波段本振移相的新型矢量合成移相器,该新型矢量合成移相器主要由4个3bit的子移相器组成,可以实现5bit的移相精度.该移相器降低了对可变增益放大器（Variable Gain Amplifier,VGA）的精度要求.可变增益放大器的可变增益通过一组开关控制增益单元来实现,从而避免了传统正交矢量合成移相器中VGA偏置电流改变造成的线性度波动和漏源波动问题,故应用于本振移相时可以实现较小的移相增益误差和相位误差.为了验证该移相器的本振移相性能,设计了一个混频器作为测试电路.本设计采用0.13μm CMOS工艺实现,电源电压为1.2V.测试结果表明,在9-12GHz内,混频器在本振移相器驱动下的平均转换增益为-0.5-7dB,移相器的移相精度为5bit,均方根增益误差最大值为0.8dB,均方根相位误差最大值为4°.直流功耗为40mW.

关键词：移相器矢量合成混频器本振移相 CMOS

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版图邻近效应的高精度标准单元波动检测电路

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半导体技术 2015年第10期40卷 754-758页

作者：胡心仪林殷茵复旦大学专用集成电路与系统国家重点实验室上海201203

随着集成电路的发展,工艺尺寸进一步微缩,工艺波动导致的器件波动对电路性能以及可靠性的影响越来越严重。版图邻近效应就是先进工艺下影响工艺波动的重要因素。为了应对先进工艺下版图邻近效应(LPE)的影响,代工厂需要确立器件波动最小... 详细信息

随着集成电路的发展,工艺尺寸进一步微缩,工艺波动导致的器件波动对电路性能以及可靠性的影响越来越严重。版图邻近效应就是先进工艺下影响工艺波动的重要因素。为了应对先进工艺下版图邻近效应(LPE)的影响,代工厂需要确立器件波动最小且最优标准单元版图。如何精确测量相同标准单元的不同版图的器件波动具有很大的挑战。提出了一个高分辨率、高速且测试便利的器件波动检测电路,用来对6种优化LPE引入的器件波动影响的标准单元版图进行测试。电路在28 nm工艺上进行了流片验证,电路面积为690μm×350μm,并对全晶圆进行了测试。通过分析NMOS和PMOS的测试结果,对比了不同版图形式应对LPE影响的效果,进而为代工厂设计和优化标准单元版图,尽可能减小LPE引入的器件波动提供参考。

关键词：工艺波动版图邻近效应(LPE) 标准单元阈值电压压控环形振荡器(VCO)

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一种原边控制的小功率反激式LED恒流驱动电路

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微电子学 2015年第3期45卷 298-302页

作者：谌敏飞洪志良复旦大学专用集成电路与系统国家重点实验室上海201203

介绍了一种具有功率因数校正功能的原边反激式LED驱动变换器。分析了原边控制的反激式变换器恒流输出的原理与输出电流线性调整率衰退的主要原因;设计了一种自适应的片内功率管关断延时检测与补偿电路,改善了输出电流的线性调整率。设... 详细信息

介绍了一种具有功率因数校正功能的原边反激式LED驱动变换器。分析了原边控制的反激式变换器恒流输出的原理与输出电流线性调整率衰退的主要原因;设计了一种自适应的片内功率管关断延时检测与补偿电路,改善了输出电流的线性调整率。设计的单级反激式变换器在90-260V交流输入电压范围内,功率因数大于0.9,输出功率范围为5-13 W。通过采用改进的峰值电流采样技术与内置自适应关断延时补偿技术,输出电流的线性调整率由23.3%减小到小于1.2%。

关键词： LED驱动反激式变换器原边控制恒流输出自适应设计

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一种0.2mm^2 10位50MS/s流水线型模数转换器

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微电子学 2015年第2期45卷 164-168页

作者：周银胡靖周锋复旦大学专用集成电路与系统国家重点实验室上海201203

设计了一款适用于无线通讯系统的3.3V,10位50 MS/s流水线型模数转换器。减小面积和功耗是设计的核心。通过运放共享技术,减小了芯片功耗和面积;使用耗尽型MOS管改进的CMOS开关替代栅压自举开关,节省了开关面积;采用薄栅器件作为主运放... 详细信息

设计了一款适用于无线通讯系统的3.3V,10位50 MS/s流水线型模数转换器。减小面积和功耗是设计的核心。通过运放共享技术,减小了芯片功耗和面积;使用耗尽型MOS管改进的CMOS开关替代栅压自举开关,节省了开关面积;采用薄栅器件作为主运放的输入管,提高了运放带宽,减小了运放的面积和功耗;采用耗尽型MOS管设计辅助运放,减小了辅助运放的功耗。基于华虹NEC 0.13μm 1P6M CMOS工艺,ADC核心版图面积仅为0.2mm2,功耗为45mW;在50 MHz采样频率,11 MHz输入信号下,SFDR达78dB,SNDR达60.7dB,有效位数为9.8位。

关键词：运放共享面积优化耗尽型MOS管低功耗

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