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文字说明：

T=题名（书名、题名），A=作者（责任者），K=主题词，P=出版物名称，PU=出版社名称，O=机构（作者单位、学位授予单位、专利申请人），L=中图分类号，C=学科分类号，U=全部字段，Y=年（出版发行年、学位年度、标准发布年）

检索规则说明：

AND代表“并且”；OR代表“或者”；NOT代表“不包含”；(注意必须大写,运算符两边需空一格)

检索范例：

范例一：(K=图书馆学 OR K=情报学) AND A=范并思 AND Y=1982-2016
范例二：P=计算机应用与软件 AND (U=C++ OR U=Basic) NOT K=Visual AND Y=2011-2016

分类表

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文献类型

60 件 标准
25 篇 专利
2 篇 期刊文献

馆藏范围

87 篇 电子文献
0 种 纸本馆藏

日期分布

学科分类号

2 篇 工学
- 1 篇 机械工程
- 1 篇 电子科学与技术（可...
- 1 篇 控制科学与工程
- 1 篇 计算机科学与技术...
- 1 篇 软件工程
1 篇 管理学
- 1 篇 管理科学与工程(可...

主题

1 篇 openocd
1 篇 硬件仿真加速器
1 篇 自动布局布线
1 篇 特征提取
1 篇 深度学习
1 篇 远程调试技术
1 篇 scemi
1 篇 jtag事务器
1 篇 违规预测
1 篇 计算机仿真

机构

24 篇 深圳国微晶锐技术...
10 篇 中国电子技术标准...
10 篇 清华大学
8 篇 中国电力科学研究...
7 篇 国电南京自动化股...
6 篇 中兴通讯股份有限...
6 篇 中国国检测试控股...
6 篇 深圳市锐扬创科技...
6 篇 南京南瑞继保电气...
5 篇 平高集团有限公司
5 篇 中国电子科技集团...
5 篇 北京科锐配电自动...
5 篇 西安西电开关电气...
5 篇 abb有限公司
5 篇 机械工业北京电工...
5 篇 华为技术有限公司
5 篇 北京四方继保工程...
4 篇 国家磨料磨具产业...
4 篇 中国石油集团工程...
4 篇 上海建科检验有限...

作者

16 篇 李艳荣
8 篇 余勇
8 篇 孙亚强
7 篇 凌长师
6 篇 钟华生
5 篇 韩造林
5 篇 李剑侠
5 篇 木林森
5 篇 金大元
5 篇 王蔚
5 篇 汤建强
4 篇 周立兵
4 篇 孙震
4 篇 朱晓翠
4 篇 车燕萍
4 篇 党建伟
4 篇 郭中宝
4 篇 孟庆生
4 篇 崔瑜
4 篇 王伟

语言

87 篇 中文

检索条件"机构=深圳国微晶锐技术有限公司"

共 87 条记录，以下是1-10 订阅

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详细简洁

排序：

FPGA仿真调试系统

FPGA仿真调试系统

引用

作者：王君杰余勇王宇成 518000 广东省深圳市福田区福保街道福保社区桃花路与槟榔道交汇处西北深九科技创业园2号楼802

本发明公开了一种FPGA仿真调试系统，包括至少一个调试系统，每个调试系统包括：一个控制模块和多个调试模块，多个调试模块之间可以实现数据级联。本发明能更好适应不同场景尤其多功能大量数据调试情况，合理分配存储空间、处理资源及...

标准号: CN112462628B

本发明公开了一种FPGA仿真调试系统，包括至少一个调试系统，每个调试系统包括：一个控制模块和多个调试模块，多个调试模块之间可以实现数据级联。本发明能更好适应不同场景尤其多功能大量数据调试情况，合理分配存储空间、处理资源及传输通道，提高整体效率和性能。

关键词：

来源：评论

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多芯片系统及其时钟同步方法

多芯片系统及其时钟同步方法

引用

作者：白忠爵余勇李艳荣 518000 广东省深圳市南山区粤海街道高新区社区沙河西路1801号国实大厦3B

本发明公开了一种多芯片系统及其时钟同步方法。其中多芯片系统的时钟同步方法，包括：控制芯片根据验证芯片的数量，产生同等数量的相同PLL时钟和复位信号，通过PCB走线传输给验证芯片；控制芯片控制各验证芯片基于PLL时钟生成UCLK；... 详细信息

标准号: CN117420880A

本发明公开了一种多芯片系统及其时钟同步方法。其中多芯片系统的时钟同步方法，包括：控制芯片根据验证芯片的数量，产生同等数量的相同PLL时钟和复位信号，通过PCB走线传输给验证芯片；控制芯片控制各验证芯片基于PLL时钟生成UCLK；控制芯片根据每个验证芯片的偏移时间、滤波时间、PCB延迟、芯片的端口延迟和路径延迟，动态调整每路PLL时钟的输出相位，实现UCLK同相；在所有验证芯片的UCLK同相完成后，控制芯片控制各验证芯片生成用户时钟。本发明不需要考虑PCB走线的等长设计，并且可以实现动态调频调相，灵活性更强。

关键词：验证芯片控制芯片多芯片系统时钟同步延迟动态调频动态调整复位信号路径延迟输出相位用户时钟偏移等长滤波芯片传输

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网表化简时序模型的构建方法及静态时序分析方法

网表化简时序模型的构建方法及静态时序分析方法

引用

作者：李艳荣孙亚强王俊杰邹炎 518000 广东省深圳市南山区粤海街道高新区社区沙河西路1801号国实大厦3B

本发明公开了一种网表化简时序模型的构建方法及静态时序分析方法。其中基于多FPGA系统的网表化简方法，包括：步骤1，读取整体电路设计被分割后产生的基于每个FPGA的门级网表，查找各门级网表中因FPGA之间连线延时而产生影响的时序路... 详细信息

标准号: CN116502578B

本发明公开了一种网表化简时序模型的构建方法及静态时序分析方法。其中基于多FPGA系统的网表化简方法，包括：步骤1，读取整体电路设计被分割后产生的基于每个FPGA的门级网表，查找各门级网表中因FPGA之间连线延时而产生影响的时序路径；步骤2，根据时序路径的开始点对其进行分类，并且选取每个分类下的每个时钟域中延时值大于等于对应的延时阈值的时序路径；步骤3，基于所选取的时序路径生成整体电路设计的简化时序模型网表。本发明可以对目标网表的时序路径进行简化，从而提高静态时序分析的各方面性能。

关键词：时序路径网表静态时序分析时序模型整体电路读取开始点目标网时钟域分类构建连线延时查找分割

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FPGA设计电路的时钟转换方法、系统

FPGA设计电路的时钟转换方法、系统

引用

作者：凌长师孙亚强李艳荣 518000 广东省深圳市南山区粤海街道高新区社区沙河西路1801号国实大厦3B

本发明公开了一种FPGA设计电路的时钟转换方法、系统。其中时钟转换方法，包括：查找对应原时钟信号的门控时钟电路；将每一个门控时钟电路的原寄存器替换为使能控制寄存器模块，以使得对应的门控时钟电路输出的门控时钟信号提前一个时... 详细信息

标准号: CN116522836B

本发明公开了一种FPGA设计电路的时钟转换方法、系统。其中时钟转换方法，包括：查找对应原时钟信号的门控时钟电路；将每一个门控时钟电路的原寄存器替换为使能控制寄存器模块，以使得对应的门控时钟电路输出的门控时钟信号提前一个时钟周期；在每一个门控时钟电路的输出端均插入边沿检测模块，以生成对应的原时钟信号驱动的寄存器的时钟使能信号，所述时钟使能信号比对应的原时钟信号边沿提前一个时钟周期；再使用相同的驱动时钟信号驱动所有原时序器件、边沿检测模块以及使能控制寄存器模块。本发明通用性强，可以针对所有门级网表电路的门控时钟电路进行转换，转换效率高，且转换后输出波形一致。

关键词：门控时钟电路原时钟信号控制寄存器模块边沿检测模块时钟使能信号时钟周期时钟转换寄存器使能电路门控时钟信号驱动时钟时序器件输出波形通用性强信号驱动转换效率输出端再使用转换网表替换查找驱动输出

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寻径算法的优化方法、基于多FPGA系统的布线方法

寻径算法的优化方法、基于多FPGA系统的布线方法

引用

作者：介浩宇周立兵孙亚强 518000 广东省深圳市南山区粤海街道高新区社区沙河西路1801号国实大厦3B

本发明公开了一种寻径算法的优化方法、基于多FPGA系统的布线方法。其中寻径算法的优化方法，包括：构建布线边的代价函数，所述代价函数的影响因子包括布线边对应的时序边的重要性，以及布线边对应的分时复用通道所能给予的最小的分时... 详细信息

标准号: CN116522838B

本发明公开了一种寻径算法的优化方法、基于多FPGA系统的布线方法。其中寻径算法的优化方法，包括：构建布线边的代价函数，所述代价函数的影响因子包括布线边对应的时序边的重要性，以及布线边对应的分时复用通道所能给予的最小的分时复用比率；在寻径算法中采用代价函数计算对应时序边的布线边权值时，先求解最小的分时复用比率，再得到对应时序边的布线边的权值，以使得采用寻径算法进行布线方案优化的同时，实现对布线边对应的FPGA连线的分时复用比率的优化。本发明可同时对布线方案和分时复用比率进行优化。

关键词：布线分时复用算法寻径时序代价函数优化代价函数计算方案优化影响因子构建连线求解

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一种基于RTL源码的FPGA切割方法及系统

一种基于RTL源码的FPGA切割方法及系统

引用

作者：魏鹏远周立兵林铠鹏黄小立 518000 广东省深圳市福田区福保街道福保社区桃花路与槟榔道交汇处西北深九科技创业园2号楼802

本发明公开了一种基于RTL源码的FPGA切割方法及系统，所述方法包括：解析用户设计的RTL源码，生成所述RTL源码对应的资源表，并计算所述RTL源码中每个最底层设计模块占用资源权重及最底层设计模块间的连接资源权重；将设置用于容纳所述... 详细信息

标准号: CN112084735B

本发明公开了一种基于RTL源码的FPGA切割方法及系统，所述方法包括：解析用户设计的RTL源码，生成所述RTL源码对应的资源表，并计算所述RTL源码中每个最底层设计模块占用资源权重及最底层设计模块间的连接资源权重；将设置用于容纳所述RTL源码的多个目标FPGA可容纳的资源量及所述多个目标FPGA之间的连接资源数据化，形成目标FPGA矩阵数据结构图；根据所述目标FPGA矩阵数据结构图和所述RTL源码中每个最底层设计模块占用资源权重及最底层设计模块间的连接资源权重对所述RTL源码对应的资源进行切割，将其拆分成多个FPGA资源文件。采用本发明的技术方案，可自动将大规模FPGA设计拆分成到多个小规模FPGA中进行编译运行。

关键词：源码设计模块最底层权重连接资源多个目标矩阵数据目标FPGA 占用资源切割容纳大规模FPGA 用户设计数据化资源表资源量编译解析

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硬件仿真器的数据传输系统及传输方法

硬件仿真器的数据传输系统及传输方法

引用

作者：钟景成凌长师李艳荣 518000 广东省深圳市福田区福保街道福保社区桃花路与槟榔道交汇处西北深九科技创业园2号楼802

本发明公开一种硬件仿真器的数据传输系统及传输方法。其中硬件仿真器的数据传输系统，包括：通过低电压差分信号链路和建链信号线连接的发送端和接收端；发送端包括：发送控制器，发送数据处理模块；接收端包括：接收控制器，第二数据... 详细信息

标准号: CN115757252A

本发明公开一种硬件仿真器的数据传输系统及传输方法。其中硬件仿真器的数据传输系统，包括：通过低电压差分信号链路和建链信号线连接的发送端和接收端；发送端包括：发送控制器，发送数据处理模块；接收端包括：接收控制器，第二数据转换模块；发送控制器和接收控制器通过建链信号线获取建链成功信号以后，控制发送数据处理模块与接收数据处理模块传输同步，以使得连接发送端的第一仿真芯片的待传输信号，可以分为至少一个批次经由发送数据处理模块传输，每一批次传输的信号通过低电压差分信号链路由传输同步的所述接收数据处理模块准确地传递给连接所述接收端的第二仿真芯片对应的接收端口。本发明可以实现大位宽的LVDS链路数据的同步传输。