检索结果-内蒙古大学图书馆

计算机辅助设计与图形学学报 2014年第6期26卷 1007-1014页

作者：陆超陈云霁刘少礼中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 中国科学院大学北京100049 龙芯中科技术有限公司北京100190

针对目前片上网络自适应路由算法中存在的不足,对二维mesh结构进行分析和推导,提出一种基于全局信息的片上网络路由算法.首先计算路由关键区域各个节点的权重并将其存储在中央控制器中,然后由中央控制器计算各个节点的路由表,最后定时... 详细信息

针对目前片上网络自适应路由算法中存在的不足,对二维mesh结构进行分析和推导,提出一种基于全局信息的片上网络路由算法.首先计算路由关键区域各个节点的权重并将其存储在中央控制器中,然后由中央控制器计算各个节点的路由表,最后定时更新各个路由器节点的路由表.采用实际benchmark测试,并与传统的维序路由算法、贪心自适应算法相比的结果表明,该算法分别能平均减少32%,18%的延迟.

关键词：片上网络路由算法自适应路由全局信息

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“存储＋逻辑”3D集成电路的硅通孔可测试性设计

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计算机辅助设计与图形学学报 2014年第1期26卷 146-153页

作者：叶靖郭瑞峰胡瑜郑武东黄宇赖李洋李晓维中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 中国科学院大学北京100049 Synopsys Inc.Hillsboro OR 97124 USA Mentor Graphics Cooperation WilsonvilleOR 97070 USA

为了缩短硅通孔的测试时间,针对符合JESD229和IEEE1149.1边界扫描协议的"存储+逻辑"3D集成电路,提出一种硅通孔可测试性设计.首先在逻辑晶片上增加控制模块,用于控制存储晶片的边界扫描链;然后通过修改逻辑晶片上原有边界扫... 详细信息

为了缩短硅通孔的测试时间,针对符合JESD229和IEEE1149.1边界扫描协议的"存储+逻辑"3D集成电路,提出一种硅通孔可测试性设计.首先在逻辑晶片上增加控制模块,用于控制存储晶片的边界扫描链;然后通过修改逻辑晶片上原有边界扫描链结构,实现串联和并联2种与存储晶片边界扫描链连接的模式;最后在逻辑晶片上增加寄存器,以保存测试过程所使用的配置比特,控制整体测试流程.实验数据表明,该设计仅比原有的IEEE1149.1边界扫描电路增加了0.4%的面积开销,而测试时间缩短为已有工作的1?6.

关键词： 3D集成电路硅通孔可测试性设计 JEDEC协议JESD229 IEEE 1149 1协议

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基于Cache锁和直接缓存访问的网络处理优化方法

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计算机研究与发展 2014年第3期51卷 681-690页

作者：苏文章隆兵高翔苏孟豪计算机体系结构国家重点实验室北京100190 中国科学院计算技术研究所北京100190 中国石油北京油气调控中心北京100007 龙芯中科技术有限公司北京100190

通过分析计算机系统网络数据处理相关程序的访存行为、局部性特点和系统交互等问题,指出在高速网络环境下传统处理器网络子系统设计存在很大缺陷,并进一步提出一种基于软硬件协同设计的优化方案.该方案具体包括改进的直接缓存访问技术... 详细信息

通过分析计算机系统网络数据处理相关程序的访存行为、局部性特点和系统交互等问题,指出在高速网络环境下传统处理器网络子系统设计存在很大缺陷,并进一步提出一种基于软硬件协同设计的优化方案.该方案具体包括改进的直接缓存访问技术、关键程序的cache锁策略和相应系统互连结构及一致性协议等.实验表明,与传统方案相比,基于该方案的网络TCP传输带宽提高约48%,极限情况下UDP丢包率下降40%,传输延时降低超过10%.网络测试程序在与SPEC2000测试程序并发执行情况下,网络数据带宽提高约44%.此外还讨论了该优化方案与其他网络优化技术共同使用的基本原则和相应策略.

关键词：网络处理直接缓存访问 cache锁系统互联 I O优化

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面向低能耗的非精确异构多核上的运行时技术

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高技术通讯 2014年第8期24卷 791-799页

作者：房双德杜子东方运潭黄元杰李华伟陈云霁吴承勇中国科学院计算机体系结构国家重点实验室北京100190 中国科学院计算技术研究所北京100190 中国科学院大学北京100049

为降低异构多核处理器芯片的能耗,为非精确异构多核平台提出了一种基于分层调节器的硬件抽象和搜索方法。该方法首先将异构多核硬件及其非精确参数抽象为树状结构,其次使用能效分数标定调节器树,最后在线搜索其路径,为程序的每个算法获... 详细信息

为降低异构多核处理器芯片的能耗,为非精确异构多核平台提出了一种基于分层调节器的硬件抽象和搜索方法。该方法首先将异构多核硬件及其非精确参数抽象为树状结构,其次使用能效分数标定调节器树,最后在线搜索其路径,为程序的每个算法获得最佳的硬件及其参数配置。实验表明,该方法能够在满足用户精确度需求的前提下,相比于精确CPU核,平均降低40%的能耗,且能够很好地适应精确度需求的变化。

关键词：非精确计算异构多核分层调节器运行时能耗减少

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一种面向众核架构的数据流编译框架

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计算机学报 2014年第7期37卷 1560-1569页

作者：魏海涛秦明康于俊清范东睿华中科技大学计算机科学与技术学院武汉430074 华中科技大学网络与计算中心武汉430074 中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190

数据流编程模型将程序设计与媒体处理相结合,已大量应用到各个领域.众核处理器已经成为主流和工业标准,如何利用众核架构的特性来提高流应用执行性能已成为目前研究工作的一大难点.文中提出了一个高效的流编译框架来优化流应用的执行,... 详细信息

数据流编程模型将程序设计与媒体处理相结合,已大量应用到各个领域.众核处理器已经成为主流和工业标准,如何利用众核架构的特性来提高流应用执行性能已成为目前研究工作的一大难点.文中提出了一个高效的流编译框架来优化流应用的执行,该框架包含3个优化策略:设计一个最优的软件流水调度方法;提出一个高效的数据存储分配算法;并采用合理的众核间的映射策略,减小通信以及同步的开销.文中在Godson-T上实现了该编译器框架,实验结果表明,该方法比优化前有较大性能改进.

关键词：编译框架数据流程序众核处理器软件流水并行

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一种场景敏感的高效错误检测方法

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软件学报 2014年第3期25卷 472-488页

作者：衷璐洁霍玮李龙李丰冯晓兵张兆庆中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 首都师范大学信息工程学院北京100089 中国科学院大学北京100049 中国科学院信息工程研究所第五研究室北京100093

定值-引用类错误是一类非常重要且常见的错误.当前,对这类错误的检测很难同时达到高精度和高可扩展性.通过合理组合敏感和不敏感的检测方法并控制两类方法的实施范围,可以同时达到高检测精度和高可扩展性.提出一种新颖的场景敏感的检测... 详细信息

定值-引用类错误是一类非常重要且常见的错误.当前,对这类错误的检测很难同时达到高精度和高可扩展性.通过合理组合敏感和不敏感的检测方法并控制两类方法的实施范围,可以同时达到高检测精度和高可扩展性.提出一种新颖的场景敏感的检测方法,该方法根据触发状态对潜在错误语句分类,识别不同类别语句的触发场景并实施不同开销的检测,在不降低精度的同时最小化检测开销.设计了一个多项式时间复杂度的流敏感、域敏感和上下文敏感的场景分析以进行分类,并基于程序依赖信息识别触发场景,仅对必要的触发场景实施路径敏感的检测.为上述方法实现了一种原型系统——Minerva.通过使用空指针引用错误检测为实例研究以及总代码规模超过290万行,最大单个应用超过200万行的应用验证,用例实验结果表明,Minerva的平均检测时间比当前先进水平的路径敏感检测工具Clang-sa和Saturn分别快3倍和46倍.而Minerva的误报率仅为24%,是Clang-sa和Saturn误报率的1/3左右,并且Minerva未发现漏报已知错误.上述数据表明,所提出的场景敏感的错误检测方法可同时获得高可扩展性和高检测精度.

关键词：定值-引用错误路径敏感错误检测错误目标触发场景场景敏感程序分析

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高可靠处理器微体系结构设计空间的快速搜索

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高技术通讯 2014年第9期24卷 887-894页

作者：尹一笑章隆兵肖俊华中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 中国科学院大学北京100049 龙芯中科技术有限公司北京100190

同一个程序运行在不同微体系结构配置的处理器上时,不同处理器的软错误率通常会有非常大的差别。所以,为了设计高可靠处理器,对处理器微体系结构设计空间进行搜索,选择出高可靠的配置,是至关重要的。然而,目前的处理器软错误率预测方法... 详细信息

同一个程序运行在不同微体系结构配置的处理器上时,不同处理器的软错误率通常会有非常大的差别。所以,为了设计高可靠处理器,对处理器微体系结构设计空间进行搜索,选择出高可靠的配置,是至关重要的。然而,目前的处理器软错误率预测方法忽视了执行程序的影响,导致微体系结构设计空间搜索仍然需要大量周期精确的模拟。因此,本文提出了基于同时考虑程序固有特征(与微体系结构无关的程序特征)和处理器微体系结构配置而构建的统一的软错误率预测模型的设计空间快速搜索方案。该方案对新程序或新处理器配置都不需要额外的周期精确的模拟就可以准确预测软错误率,从而极大地缩短了高可靠处理器微体系结构设计空间的搜索时间。对SPEC CPU2000基准测试程序的实验结果表明,与基于反应构建软错误率预测模型的方案相比较,该方案搜索高可靠处理器微体系结构设计空间所需的模拟时间减少了99.8%。

关键词：软错误程序固有特征预测模型设计空间搜索

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可能量感知的虚拟Web集群系统设计

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小型微型计算机系统 2014年第5期35卷 956-960页

作者：方名邓玉辉熊劲暨南大学信息学院计算机科学系广州510632 中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190

传统的静态资源配置方式在动态、突发性负载环境下导致了集群系统、数据中心等大规模系统中极低的资源利用率和极高的能量消耗.本文提出并设计了一个应对突发性负载的可能量感知的自适应Web集群系统.相对于传统的资源监测方式,本文提出... 详细信息

传统的静态资源配置方式在动态、突发性负载环境下导致了集群系统、数据中心等大规模系统中极低的资源利用率和极高的能量消耗.本文提出并设计了一个应对突发性负载的可能量感知的自适应Web集群系统.相对于传统的资源监测方式,本文提出了轻量级的基于Web访问连接数的敏感因子以实现对系统负载的实时捕捉,并以虚拟机为粒度实现系统的自适应配置,同时将系统中闲置的节点转入低能耗状态以降低整个系统的能耗.另外,本文还提出并实现了利用滞回控制来处理负载在短时间内出现的乒乓波动效应.实验结果表明该系统灵敏度高,稳定,而且在突发性负载情况下的节能效果明显.

关键词：可能量感知突发性负载 Web集群虚拟机敏感因子

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基于FPGA模拟片上多核处理器的新方法

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高技术通讯 2014年第7期24卷 661-668页

作者：陈新科黄帅王焕东吴瑞阳曾露计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院计算技术研究所北京100190 中国科学院大学北京100049 龙芯中科技术有限公司北京100190

为了解决使用现场可编程门阵列(FPGA)进行大规模片上多核处理器模拟的容量限制难题,提出了一种新颖的FPGA模拟方法。该方法通过混合真实的处理器核与伪造的处理器核,使用1个或2个FPGA即可模拟整个片上多核处理器,而且可以有效克服FPGA... 详细信息

为了解决使用现场可编程门阵列(FPGA)进行大规模片上多核处理器模拟的容量限制难题,提出了一种新颖的FPGA模拟方法。该方法通过混合真实的处理器核与伪造的处理器核,使用1个或2个FPGA即可模拟整个片上多核处理器,而且可以有效克服FPGA的容量限制问题,同时又不过多损害对多核处理器行为特征的有效模拟。用此方法实现了周期精确的全芯片模拟,并使用流片后的片上多核处理器芯片对此模拟方法进行了有效性验证。实验很容易地实现了50MHz以上的模拟速度,比基于相同设计的软件仿真快10万倍以上。模拟速度的大幅度提升,使得可以启动未经修改的Linux操作系统和运行完整的多用户SPEC CPU2006 train测试集。这种混合真实处理器核与伪造处理器核的模拟方法为片上多核处理器的功能验证和性能评估提供了一种简单高效的途径。

关键词：模拟仿真模型现场可编程门阵列(FPGA) 片上多核处理器伪造的处理器核

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基于可行序的数据竞争检测

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高技术通讯 2014年第7期24卷 669-676页

作者：李磊陈云霁章隆兵肖俊华计算机体系结构国家重点实验室北京100190 中国科学院计算技术研究所北京100190 中国科学院大学北京100049 龙芯中科技术有限公司北京100190

为了在并行程序的单次执行中找到更多的数据竞争,提出了用可行序关系替代传统的"happens-before"序关系来动态地实现数据竞争预测的算法。该算法认为:从技术上讲,如果在观测到的执行轨迹中,两个临界区之间没有可行序的关系,... 详细信息

为了在并行程序的单次执行中找到更多的数据竞争,提出了用可行序关系替代传统的"happens-before"序关系来动态地实现数据竞争预测的算法。该算法认为:从技术上讲,如果在观测到的执行轨迹中,两个临界区之间没有可行序的关系,那么这两个临界区的顺序可以被颠倒以构造出其他的执行轨迹;通过判断可行序关系来分析这些构造出来的执行轨迹,就可以找到单次执行中未暴露出来的可能的数据竞争;所有构造出来的执行轨迹中的数据竞争,可以在O(an)的时间内全部检测出来,其中n为程序中所有访存操作的个数,a为每个共享地址上的最大锁集合数。在Java Grande测试程序集上的实验结果说明,上述算法可以找到其他动态检测数据竞争的方法找不到的数据竞争,而且算法时间也完全符合理论上的O(an)时间复杂度。

关键词：数据竞争并行程序调试发生前(HB) 可行序

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