近年来,功耗是处理器设计领域的关键问题之一.本文提出了一种针对多线程共享缓存通过过滤不必要缓存路(Way)访问来降低CPU动态功耗的缓存结构,称为Thread id Cache.通过设置和预先访问Thread id过滤器来排除每次访问发生时不同线程对组...
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近年来,功耗是处理器设计领域的关键问题之一.本文提出了一种针对多线程共享缓存通过过滤不必要缓存路(Way)访问来降低CPU动态功耗的缓存结构,称为Thread id Cache.通过设置和预先访问Thread id过滤器来排除每次访问发生时不同线程对组相联缓存同一组(Set)中其它线程私有数据块的访问.在128KB 8路Thread id Cache上对传统并行程序和大数据处理并行程序进行的测试表明,对于不同应用、不同执行线程数,69.8％-87.5％的缓存路访问可以得到消除,相应地,由于访问操作产生的同等的动态功耗可以被有效降低.
随着工艺特征尺寸逐渐趋近于纳米级,SRAM型FPGA越来越容易受到软错误的影响而引发系统故障.检查点是进行故障恢复的有效技术,可以将故障系统恢复至之前的正常状态.由于检查点保存和恢复过程中需要暂停系统功能,系统平均恢复时间(mean time to repair,MTTR)对系统性能至关重要.HHC(Hierarchical Hardware Checkpoint)层次化的硬件检查点技术包含高速片上检查点和低速片外检查点,能够对单粒子效应(single event effect,SEE)引起的绝大多数故障采用片内检查点进行恢复,因此可显著降低MTTR.同时,由于HHC仅需在片上保存与用户设计有关的逻辑状态的比特位,而对配置比特位使用ECC进行保护,因此片内存储资源的占用很少.实验数据显示,相对于传统的片外检查点技术,HHC技术可以使MTTR降低94.30％,存储资源占用仅为FPGA的11.11％,可以进一步优化到6％.
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