功耗是当今处理器设计领域的重要问题之一.随着多核处理器的普及,片上缓存占有了越来越多的芯片面积和功耗.提出一种带有无效缓存路访问过滤机制的低功耗高速缓存结构来降低CPU的动态功耗,具体为,通过无效缓存块的预先检查(Pre-Invalid Way Checking,PIWC)消除对无效缓存路的访问,及通过不匹配缓存路的预先检测(Pre-Mismatch Way Detecting,PMWD)消除对tag低位不匹配缓存路的访问.对实际程序的测试表明,65.2％ -88.9％缓存路的无效访问可以通过以上方法被消除,约60.9％-85.6％由缓存访问带来的动态能耗从而被降低.同时,跟tag-data顺序访问方法相比,对于大多数程序,我们的方法可以获得5.1％ -13.8％的节能效果提升.
三维集成电路是通过硅通孔将多个相同或不同工艺的晶片上下堆叠并进行垂直集成的新兴芯片集成技术。通过这种集成,芯片可获得更小的外形尺寸、更高的片上晶体管集成密度、单片上能集成更多的功能模块以及更高的互连性能等显著优点。然而,三维集成电路也带来了诸如TSV电迁移效应等新挑战。本文提出了一种抑制TSV电迁移效应的可靠性设计方法。首先,针对镀铜气泡、绑定非对齐和绑定界面尘埃沾染等TSV缺陷,分析了制造缺陷和电迁移效应之间的关系。通过观察发现,制造缺陷在加剧电迁移效应的同时还会影响TSV的阻值。然后,本文提出了TSV-SAFE(TSV Self-healing Architecture For Electro-migration)可靠性设计框架抑制电迁移效应。实验中,本文构建了一个由两层电路组成的3D芯片仿真平台。实验结果表明,采用本文所提出的技术,TSV的平均无故障时间(MTTF)平均增加了70倍,而由此带来的硬件面积开销不超过全芯片面积的1％。
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