检索结果-内蒙古大学图书馆

计算机辅助设计与图形学学报 2014年第5期26卷 835-840页

作者：方运潭李华伟李晓维中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 中国科学院大学北京100049

相变存储器(PCM)作为一种新型的非易失性存储器有望替代DRAM.针对PCM在视频应用中的使用,考虑到图像中亮度数据比色度数据更为重要,为了减少PCM的写操作能耗,延长写寿命,提出一种双阈值的近似写方法.首先分别为亮度数据和色度数据设置... 详细信息

相变存储器(PCM)作为一种新型的非易失性存储器有望替代DRAM.针对PCM在视频应用中的使用,考虑到图像中亮度数据比色度数据更为重要,为了减少PCM的写操作能耗,延长写寿命,提出一种双阈值的近似写方法.首先分别为亮度数据和色度数据设置一个阈值寄存器,在对PCM进行写操作时根据不同的数据选择不同的阈值;然后将阈值和新旧数据之间的绝对差值进行比较,当绝对差值小于或等于阈值时禁止PCM的写操作,否则只对PCM有变化的数据位进行更新.实验结果表明,该方法能够以较低的硬件开销有效地减少PCM的写操作,且可以灵活地在写操作减少量和视频质量之间进行权衡.

关键词：相变存储器差错容忍近似写数据比较写

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面向内存的混合容错编码动态调节设计

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计算机辅助设计与图形学学报 2014年第9期26卷 1479-1486页

作者：李冰单书畅胡瑜高翔李晓维计算机体系结构国家重点实验室北京100190 中国科学院计算技术研究所北京100190 中国科学院大学北京100049

针对内存系统中高强度的容错编码容易造成过大开销的问题,为同时实现容错强度和容错开销的权衡,提出一种低开销的支持混合容错编码的动态调节设计.通过分析发现常见纠错检错编码数据位长与校验位长存在固定的比例关系,提出一种地址映射... 详细信息

针对内存系统中高强度的容错编码容易造成过大开销的问题,为同时实现容错强度和容错开销的权衡,提出一种低开销的支持混合容错编码的动态调节设计.通过分析发现常见纠错检错编码数据位长与校验位长存在固定的比例关系,提出一种地址映射逻辑电路;当系统存取内存数据及容错强度发生调节时,该方法可保证容错编码中校验信息的存取,实现对内存容错强度调节以及数据与校验信息在内存中分开存储的支持.实验结果表明,文中设计简单,硬件和性能代价小、功耗开销低.

关键词：内存系统可靠性容错设计纠错检错编码

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异构平台上性能自适应FFT框架

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计算机研究与发展 2014年第3期51卷 637-649页

作者：李焱张云泉并行软件与计算科学实验室(中国科学院软件研究所) 北京100190 中国科学院大学北京100049 计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190

快速傅里叶变换(fast Fourier transform,FFT)在科学和工程界中具有着广泛的应用,尤其是在信号处理、图像处理以及求解偏微分方程领域.基于图形处理器(graphic processing unit,GPU)和加速处理器(accelerated processing unit,APU)的异... 详细信息

快速傅里叶变换(fast Fourier transform,FFT)在科学和工程界中具有着广泛的应用,尤其是在信号处理、图像处理以及求解偏微分方程领域.基于图形处理器(graphic processing unit,GPU)和加速处理器(accelerated processing unit,APU)的异构平台,提出了自适应性能优化的大规模并行FFT(massively parallel FFT,MPFFT)框架.MPFFT框架采用了安装时和运行时2层自适应策略.安装时借助代码产生器可以生成被GPU程序内核(kernel)调用的任意长度的代码模板库(codelet);运行时根据自动调优技术使代码产生器生成高度优化的GPU计算代码.实验结果表明:MPFFT在APU平台上,一维、二维以及三维FFT相对于AMD clAmdFft 1.6取得的平均加速比分别为3.45,15.20以及4.47,在AMD HD7970GPU上平均加速比分别为1.75,3.01和1.69.在NVIDIA Tesla C2050GPU上取得的整体性能都达到了CUFFT 4.1的93%,最大加速比能够达到1.28.

关键词：快速傅里叶变换自适应性能优化加速处理器图形处理器异构

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基于全局同步逻辑时间的访存依赖约减方法

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计算机学报 2014年第7期37卷 1487-1499页

作者：唐士斌宋风龙张帅范东睿刘志勇中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 中国科学院大学北京100049 移动计算与新型终端北京市重点实验室北京100190

并发执行的并行多线程程序执行过程中,不同的访存顺序会得到不同的执行结果.由于再次执行时,难以重现首次执行时的错误,导致并行程序的调试非常困难.确定性重放是解决该问题的一种方法,目的是通过记录并行程序执行过程中的不确定性事件... 详细信息

并发执行的并行多线程程序执行过程中,不同的访存顺序会得到不同的执行结果.由于再次执行时,难以重现首次执行时的错误,导致并行程序的调试非常困难.确定性重放是解决该问题的一种方法,目的是通过记录并行程序执行过程中的不确定性事件,然后利用记录的事件重现出程序的原始执行.然而,已有的确定性重放方法会产生大量的记录日志,如何减小记录日志是确定性重放领域的研究热点,在实际应用中也是非常具有挑战性的问题.为了减小记录日志的开销,文中提出了一种基于逻辑时间的访存依赖约减方法,并在支持松弛存储一致性模型的处理器上提出具体的实现技术,该方法利用了访存依赖对应的逻辑时间之间的序关系进行约减.通过模拟评估所提出方法的性能和可扩展性.其中,在8核模拟平台上,通过Splash2测试程序进行评估,结果显示所提出的记录方法平均日志开销为0.11Bytes/Kilo-Instruction,与目前最好的访存依赖约减方法Timetraveler相比提高了75%;通过4核、8核和16核平台的评估结果,表明所提出约减方法具有较好的可扩展性.

关键词：多核并行程序确定性重放访存冲突

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二维Mesh结构的片上网络中利用全局信息的路由算法

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计算机辅助设计与图形学学报 2014年第6期26卷 1007-1014页

作者：陆超陈云霁刘少礼中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 中国科学院大学北京100049 龙芯中科技术有限公司北京100190

针对目前片上网络自适应路由算法中存在的不足,对二维mesh结构进行分析和推导,提出一种基于全局信息的片上网络路由算法.首先计算路由关键区域各个节点的权重并将其存储在中央控制器中,然后由中央控制器计算各个节点的路由表,最后定时... 详细信息

针对目前片上网络自适应路由算法中存在的不足,对二维mesh结构进行分析和推导,提出一种基于全局信息的片上网络路由算法.首先计算路由关键区域各个节点的权重并将其存储在中央控制器中,然后由中央控制器计算各个节点的路由表,最后定时更新各个路由器节点的路由表.采用实际benchmark测试,并与传统的维序路由算法、贪心自适应算法相比的结果表明,该算法分别能平均减少32%,18%的延迟.

关键词：片上网络路由算法自适应路由全局信息

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VMM中Guest OS非陷入系统调用指令截获与识别

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计算机研究与发展 2014年第10期51卷 2348-2359页

作者：熊海泉刘志勇徐卫志唐士斌范东睿计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院大学北京100049 清华大学微电子所北京100084

针对虚拟化环境下Guest OS某些特定指令行为不会产生陷入从而在虚拟机管理器(virtual machine monitor,VMM)中无法对其进行监控处理的问题,提出通过改变非陷入指令正常运行条件,使其执行非法产生系统异常陷入VMM的思想;据此就x86架构下G... 详细信息

针对虚拟化环境下Guest OS某些特定指令行为不会产生陷入从而在虚拟机管理器(virtual machine monitor,VMM)中无法对其进行监控处理的问题,提出通过改变非陷入指令正常运行条件,使其执行非法产生系统异常陷入VMM的思想;据此就x86架构下Guest OS中3种非陷入系统调用指令在VMM中的截获与识别进行研究:其中基于int和sysenter指令的系统调用通过使其产生通用保护(general protection,GP)错系统异常而陷入,基于syscall指令的系统调用则通过使其产生UD(undefined)未定义指令系统异常而陷入,之后VMM依据虚拟处理器上下文现场信息对其进行识别;基于Qemu&Kvm实现的原型系统表明:上述方法能成功截获并识别出Guest OS中所有3种系统调用行为,正常情况下其性能开销也在可接受的范围之内,如在unixbench的shell测试用例中,其性能开销比在1.900~2.608之间.与现有方法相比,它们都是以体系结构自身规范为基础,因此具有无需修改Guest OS、跨平台透明的优势.

关键词：客户操作系统虚拟机管理器虚拟化非陷入指令系统调用

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SER-Tvpack:基于软错误率评估的SRAM型FPGA的装箱算法

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计算机研究与发展 2014年第8期51卷 1764-1772页

作者：夏静王天成吕涛李华伟邝继顺湖南大学信息科学与工程学院长沙410082 计算机体系结构国家重点实验室(筹)(中国科学院计算技术研究所) 北京100190

为了提高基于SRAM的FPGA(SFPGA)上的容软错误能力,提出了一种基于软错误率(soft error rate,SER)评估的装箱算法SER-Tvpack.通过结合软错误率的两个组成部分错误传播率(error propagation probability,EPP)和节点错误率(node error rate,NER),得到软错误评估标准SER的估算值,并将该值作为可靠性因子加入到代价函数中指导装箱过程,以减少装箱后可编程逻辑块(configuration logic block,CLB)之间互连的软错误率,从而提高设计的可靠性.对20个MCNC基准电路(最大基准电路集)进行实验,结果表明,与基准时序装箱算法T-Vpack及已有的容错装箱算法FTvpack相比较,软故障率分别减少了14.5%和4.11%.而且,与F-Tvpack比较,在仅增加0.04%的面积开销下,减少了2.31%的关键路径的时延,提供了较好的时序性能.

关键词： SRAM型FPGA 软错误率可靠性装箱单粒子翻转

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交通专用短程通信系统信道特性仿真测试

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科技视界 2015年第1期 25-27页

作者：殷晓敏金婕孙玲南通大学江苏省专用集成电路设计重点实验室江苏南通226019 中国科学院计算技术研究所计算机体系结构国家重点实验室中国北京100190

专用短程通信协议(DSRC)为实现对车辆的实时、动态和智能化管理提供了技术规范,是智能交通系统(ITS)的核心技术之一。本文基于基带信号产生和信道仿真仪器N5106A、矢量信号发生器E4438C和信号分析仪N9020A等Angilent测试仪模拟真实环境... 详细信息

专用短程通信协议(DSRC)为实现对车辆的实时、动态和智能化管理提供了技术规范,是智能交通系统(ITS)的核心技术之一。本文基于基带信号产生和信道仿真仪器N5106A、矢量信号发生器E4438C和信号分析仪N9020A等Angilent测试仪模拟真实环境因素,讨论了面向DSRC通信的信道模拟和测试平台,结果表明在类似的信道作用下,信号接收质量存在一定的随机性,在帧结构的保护时隙范围之内,可以通过均衡消除延时的影响。为ITS系统的设计提供了参考。

关键词：智能交通交通专用短程通信信道仿真

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基于Cache锁和直接缓存访问的网络处理优化方法

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计算机研究与发展 2014年第3期51卷 681-690页

作者：苏文章隆兵高翔苏孟豪计算机体系结构国家重点实验室北京100190 中国科学院计算技术研究所北京100190 中国石油北京油气调控中心北京100007 龙芯中科技术有限公司北京100190

通过分析计算机系统网络数据处理相关程序的访存行为、局部性特点和系统交互等问题,指出在高速网络环境下传统处理器网络子系统设计存在很大缺陷,并进一步提出一种基于软硬件协同设计的优化方案.该方案具体包括改进的直接缓存访问技术... 详细信息

通过分析计算机系统网络数据处理相关程序的访存行为、局部性特点和系统交互等问题,指出在高速网络环境下传统处理器网络子系统设计存在很大缺陷,并进一步提出一种基于软硬件协同设计的优化方案.该方案具体包括改进的直接缓存访问技术、关键程序的cache锁策略和相应系统互连结构及一致性协议等.实验表明,与传统方案相比,基于该方案的网络TCP传输带宽提高约48%,极限情况下UDP丢包率下降40%,传输延时降低超过10%.网络测试程序在与SPEC2000测试程序并发执行情况下,网络数据带宽提高约44%.此外还讨论了该优化方案与其他网络优化技术共同使用的基本原则和相应策略.

关键词：网络处理直接缓存访问 cache锁系统互联 I O优化

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“存储＋逻辑”3D集成电路的硅通孔可测试性设计

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计算机辅助设计与图形学学报 2014年第1期26卷 146-153页

作者：叶靖郭瑞峰胡瑜郑武东黄宇赖李洋李晓维中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 中国科学院大学北京100049 Synopsys Inc.Hillsboro OR 97124 USA Mentor Graphics Cooperation WilsonvilleOR 97070 USA

为了缩短硅通孔的测试时间,针对符合JESD229和IEEE1149.1边界扫描协议的"存储+逻辑"3D集成电路,提出一种硅通孔可测试性设计.首先在逻辑晶片上增加控制模块,用于控制存储晶片的边界扫描链;然后通过修改逻辑晶片上原有边界扫... 详细信息

为了缩短硅通孔的测试时间,针对符合JESD229和IEEE1149.1边界扫描协议的"存储+逻辑"3D集成电路,提出一种硅通孔可测试性设计.首先在逻辑晶片上增加控制模块,用于控制存储晶片的边界扫描链;然后通过修改逻辑晶片上原有边界扫描链结构,实现串联和并联2种与存储晶片边界扫描链连接的模式;最后在逻辑晶片上增加寄存器,以保存测试过程所使用的配置比特,控制整体测试流程.实验数据表明,该设计仅比原有的IEEE1149.1边界扫描电路增加了0.4%的面积开销,而测试时间缩短为已有工作的1?6.

关键词： 3D集成电路硅通孔可测试性设计 JEDEC协议JESD229 IEEE 1149 1协议

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