检索结果-内蒙古大学图书馆

高技术通讯 2016年第8期26卷 739-749页

作者：张子刚蒋德钧孙凝晖中国科学院计算机体系结构国家重点实验室北京100190 中国科学院计算技术研究所北京100190 中国科学院大学北京100049

为了提高固态盘(SSD)缓存系统固态盘的使用寿命,研究了系统的数据过滤技术。针对现有固态盘缓存系统数据过滤技术没有考虑数据页重用距离,导致重用距离大于固态盘缓存大小的数据页进入固态盘缓存,造成不必要的缓存页替换和固态盘擦写,... 详细信息

为了提高固态盘(SSD)缓存系统固态盘的使用寿命,研究了系统的数据过滤技术。针对现有固态盘缓存系统数据过滤技术没有考虑数据页重用距离,导致重用距离大于固态盘缓存大小的数据页进入固态盘缓存,造成不必要的缓存页替换和固态盘擦写,从而降低缓存命中率和固态盘使用寿命的问题,提出了一种协同的数据过滤技术UGD。该技术综合考虑了数据页访问频率和数据页重用距离,让访问次数少和重用距离长的数据页不进入固态盘缓存,从而增长了固态盘的使用寿命。为了评测UGD技术的效果,实现了一个固态盘缓存模拟器,并使用开源负载和实际应用负载进行了大量实验。实验数据表明,与现有过滤技术相比,UGD技术能够使固态盘缓存系统的平均命中率提高10%,使固态盘平均写入量降低42.5%。

关键词：固态盘(SSD) 固态盘缓存系统固态盘寿命数据过滤

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CPU-GPU异构多核系统的动态任务调度算法

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计算机应用研究 2016年第11期33卷 3315-3319页

作者：裴颂文宁静张俊格上海理工大学光电信息与计算机工程学院上海200093 中国科学院计算机体系结构国家重点实验室北京100190

CPU-GPU异构多核系统对计算密集型的应用加速效果显著而得到广泛应用,但易出现负载均衡问题。针对此问题,提出了一种CPU-GPU异构多核系统的动态任务调度算法。该算法充分利用CPU的线程资源和GPU的计算资源,准确测量CPU和GPU的计算能力,... 详细信息

CPU-GPU异构多核系统对计算密集型的应用加速效果显著而得到广泛应用,但易出现负载均衡问题。针对此问题,提出了一种CPU-GPU异构多核系统的动态任务调度算法。该算法充分利用CPU的线程资源和GPU的计算资源,准确测量CPU和GPU的计算能力,从而动态调整分配到CPU和GPU上的数据块大小,减小负载的总执行时间,提高系统加速比。实验结果表明,该算法使得系统加速比提高34%~103%。

关键词：动态调度负载均衡自适应分配异构计算

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基于龙芯3A2000处理器的高性能Goto BLAS库的实现

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高技术通讯 2016年第10期26卷 825-832页

作者：张华亮黄启印吴少校中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 中国科学院大学北京100049 龙芯中科技术有限公司北京100190

用Linpack测试集测试了计算机系统浮点性能,测试用函数运算库为Goto BLAS库。该库对Linpach的测试结果有很大影响。为了提高Goto BLAS性能,观察了Goto BLAS库在龙芯3A2000处理器平台的性能表现,分析了测试软件的执行流程、数据的处理方... 详细信息

用Linpack测试集测试了计算机系统浮点性能,测试用函数运算库为Goto BLAS库。该库对Linpach的测试结果有很大影响。为了提高Goto BLAS性能,观察了Goto BLAS库在龙芯3A2000处理器平台的性能表现,分析了测试软件的执行流程、数据的处理方法,根据处理器的结构特点,合理配置矩阵分块参数,优化核心循环的实现方案,同时采用软硬件数据预取技术及优化的内核TLB配置策略。在这些优化方法的共同作用下,仿真平台上核心函数的浮点部件效率超过90%。优化方案在本实验中取得了显著的效果。

关键词： Goto BLAS 性能优化 Linpack 矩阵运算数据预取

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基于处理器硅前性能验证平台的基准程序库设计方法

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高技术通讯 2016年第8期26卷 713-718页

作者：张华亮刘宏伟刘天义中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190 中国科学院大学北京100049 龙芯中科技术有限公司北京100190

提出了一种新的适用于处理器的硅前性能验证平台的基准程序实现方法。方法的主要思想是利用现成的广泛使用的测试程序集合,通过降低工作负载,采用基于基本块的划分、归并方式,将多个基于相同特征点的代码片段作为一个基准检测点,这些抽... 详细信息

提出了一种新的适用于处理器的硅前性能验证平台的基准程序实现方法。方法的主要思想是利用现成的广泛使用的测试程序集合,通过降低工作负载,采用基于基本块的划分、归并方式,将多个基于相同特征点的代码片段作为一个基准检测点,这些抽象的检测点构成了基准程序库。该方法将复杂的处理器内部行为的一致性判断转换为性能的宏观统计分析,充分利用了已有的权威测试基准集,无需重新编写性能验证平台的基准程序,既扩大了验证程序的规模,又节省了大量的劳动,同时可以针对验证样本通过分析系统自动展开验证工作,减少了人工核对的工作量。

关键词：基准测试程序集硅前性能验证处理器验证仿真加速器基本块验证平台基准程序库

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低功耗高速时钟数据恢复电路

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高技术通讯 2016年第6期26卷 542-549页

作者：孟时光杨宗仁计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院计算技术研究所北京100190 中国科学院大学北京100049

为了降低高速串行接口的时钟数据恢复(CDR)电路的功耗,在研究、分析现有时钟数据恢复结构的基础上,提出了一种新的时钟数据鉴相算法及其电路实现方法。新的电路设计仅使用一个高速采样时钟,比传统的鉴相电路减少一半的采样率,从而减少... 详细信息

为了降低高速串行接口的时钟数据恢复(CDR)电路的功耗,在研究、分析现有时钟数据恢复结构的基础上,提出了一种新的时钟数据鉴相算法及其电路实现方法。新的电路设计仅使用一个高速采样时钟,比传统的鉴相电路减少一半的采样率,从而减少了前端采样模块的功耗。该鉴相算法采用统计方法减小鉴相时钟的噪声,进而达到很低的误码率。该鉴相算法可使用数字综合的方法实现,工作在较低的频率下,这样便于迁移到不同的工艺中。整个电路使用40nm工艺实现,实际芯片测试数据表明,使用该电路的接收端可以稳定工作在13Gb/s的速率下,功耗达到0.83p J/bit,误码率低于10E-12。

关键词：低功耗接收端,高速串行接口,时钟数据恢复( CDR)

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适应宽温环境的集成电路低功耗实现技术

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计算机工程与设计 2016年第1期37卷 269-274,F0003页

作者：邱吉冰鄢贵海韩银和北京计算机技术及应用研究所北京100854 中国科学院计算技术所计算机体系结构国家重点实验室北京100190 中国科学院大学北京100049

在分析电路时序与温度、电压关系的基础上,提出基于延迟负反馈的硬件自适应电压调节结构。采用包含温度补偿的时延测量电路在线感知关键路径时序余量的变化,通过磁滞PID控制逻辑动态调节电压转换器的供电电压,使功能电路能够保证一定的... 详细信息

在分析电路时序与温度、电压关系的基础上,提出基于延迟负反馈的硬件自适应电压调节结构。采用包含温度补偿的时延测量电路在线感知关键路径时序余量的变化,通过磁滞PID控制逻辑动态调节电压转换器的供电电压,使功能电路能够保证一定的时序余量不发生时序违规,调低工作电压降低功耗。控制结构采用RTL实现,不需软件参与,应用于浮点运算器的实验结果表明,电路工作温度在-55℃~125℃范围内变化时,功耗减小29.6%,且不发生时序违,使用该技术的集成电路在不同温度下的功耗和电压需求与太阳能帆板-蓄电池的输出特性相适应,有利于能源的高效利用。

关键词：温度变化延迟测量自适应电压调节闭环控制低功耗

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2016年中国高性能计算机发展现状分析与展望

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数据与计算发展前沿 2016年第6期 86-94页

作者：张云泉中国科学院计算技术研究所计算机体系结构国家重点实验室

本文根据2016年11月发布的中国高性能计算机TOP100排行榜的数据,对国内高性能计算机的发展现状从总体性能、制造商、行业领域等方面进行了深入分析。我们发现,由于神威太湖之光超级计算机的发布,中国TOP100的平均Linpack性能继续保持比... 详细信息

本文根据2016年11月发布的中国高性能计算机TOP100排行榜的数据,对国内高性能计算机的发展现状从总体性能、制造商、行业领域等方面进行了深入分析。我们发现,由于神威太湖之光超级计算机的发布,中国TOP100的平均Linpack性能继续保持比国际TOP500平均Linpack性能高的局面,且TOP100的入门性能门槛仍然超过TOP500。随着联想对IBM X86服务器并购的完成,中国TOP100上的超级计算系统已经几乎全部都是国产超算系统,曙光、联想和浪潮三强争霸的局面已经形成。在此基础上,本文根据十五届排行榜积累的性能数据和能够得到的其他公开历史数据,对未来几年中国大陆高性能计算机的发展趋势进行了分析预测。我们去年的预测累计Linpack性能将在2016年间达到100Petaflops和峰值100Petaflops的机器将在2016年出现都成功实现,预测准确。根据新的数据,我们认为:累计Linpack性能将在2017年到2018年间达到1000Petaflops,峰值Exaflops的机器将在2018年到2019年间出现。

关键词：高性能计算机 TOP100 排行榜性能分析

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2016年中国高性能计算机发展现状分析与展望

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科研信息化技术与应用 2016年第6期7卷 86-94页

作者：张云泉中国科学院计算技术研究所计算机体系结构国家重点实验室北京100190

关键词：高性能计算机 TOP100 排行榜性能分析

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高效稳定的GPU内存管理系统

高效稳定的GPU内存管理系统

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第 23 届全国信息存储技术学术会议

作者：张静蓉王子豪陈庾万晓华张法刘志勇中国科学院大学北京 100049 移动计算与新型终端北京市重点实验室(中国科学院计算技术研究所)北京 100190 移动计算与新型终端北京市重点实验室(中国科学院计算技术研究所)北京 100190 计算机体系结构国家重点实验室(中国科学院计算技术研究所)北京 100190

近年来基于GPU的并行技术发展迅猛,许多计算量很大的应用通过GPU并行计算获得了近百倍的加速比。然而,GPU的异构并行在内存管理方面面临着诸多问题。首先,GPU端显存的分配与访问、GPU与CPU的数据传输十分耗时。其次,应用GPU处理的问题... 详细信息

近年来基于GPU的并行技术发展迅猛,许多计算量很大的应用通过GPU并行计算获得了近百倍的加速比。然而,GPU的异构并行在内存管理方面面临着诸多问题。首先,GPU端显存的分配与访问、GPU与CPU的数据传输十分耗时。其次,应用GPU处理的问题越来越复杂,涉及的分配与释放的变量数量也越来越多,尺寸也越来越大。这对GPU端的内存管理提出了更高的要求。可是目前GPU端尚没有一个同时针对高效数据传输和提高内存利用率这两个目标设计的GPU内存管理系统。针对这个的问题,我们设计了一个可以高效稳定地管理GPU端内存分配的系统。首先,我们提出对变量进行分组管理,以减少数据分配和传输时间。其次,我们设计了一个"两阶段的内存管理机制"。在内存相对充裕的第一阶段,栈式内存管理机制可以帮助我们快速完成数据分配。在内存紧张的第二阶段,链式的内存管理机制可以保证程序正常运行。关于数据传输耗时的问题,由于数据传输的发起动作本身就很耗时,当程序需要传输多个小数据时,一般的数据传输方式意味着大量时间花费在了发起动作。将数据组织在一起传输过去可以减少数据传输消耗的时间。然而,将内存组织在一起需要程序员自己计算每个变量的地址偏移量。还需要考虑地址对齐等问题。这使得代码难读又容易出错。我们提出在数据的分配和传输阶段,将变量分组的技术。注册在同一组的变量会拥有相邻的地址空间,一次分配操作就可以为各个变量分配好各自的CPU端和GPU端地址。在没有内存管理系统的情况下,由于变量申请和释放时间的随机性,GPU端的内存会随着程序的进行,碎片化会越来越严重。由于GPU内存分配要求一个变量占用的内存空间连续,这就会出现即使GPU可用内存足够,仍旧无法满足内存申请的情况。连续内存便于寻址和数据传输,为了同时利用连续内存访问的好处并保证内存利用率,我们设计了一个双阶段的内存分配机制。首先,在内存资源不是约束条件的状态下,我们采用基于栈式的内存分配机制。通过移动栈顶指针来分配和释放内存。在释放不与栈顶相邻的内存时,我们就把它存入链式自由空间以备之后使用。栈式的内存管理在内存资源不是瓶颈的情况下,充分利用连续内存的优势,快速完成内存分配任务。其次,当内存资源紧张的时候,栈顶之上的自由内存可能无法满足内存分配的要求。这时就要使用之前释放的不连续内存来完成内存分配。在链式内存分配阶段,若存在一个尺寸大于申请的内存块,我们采用"首次适应"原则分配内存。若存在多块不连续内存尺寸之和可以满足一次内存分配,我们以尽量少的不连续内存块为链式内存分配的首要原则,"首次适应"为次要原则来完成不连续内存的分配。同时,针对不连续内存的情况,为了让程序可以快速获得地址,我们设计了一个以线程块(block)为单位的地址索引结构来加速地址的寻址。综上所述,我们建立了一个GPU端的内存管理系统。对变量的分组可以加速数据的传输,减少内存的碎片化,帮助编程人员组织变量。通过双阶段的内存管理,可以在内存相对充裕的情况下快速完成数据传输,在内存紧张的情况下,保证程序正确运行。实验结果表明,我们设计的内存管理系统可以在GPU端高效的运行。

关键词：异构并行计算 GPU计算 CUDA 内存管理

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基于动态电路的高速发送端设计

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高技术通讯 2016年第7期26卷 625-630页

作者：孟时光计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院计算技术研究所北京100190 中国科学院大学北京100049 龙芯中科技术有限公司北京100095

为了降低高速串行接口中发送端的延迟,在研究、分析现有发送端结构的基础上,提出了新的数据跨时钟域传输方法并在实际电路中得到实现。此方法可以大幅降低数据跨时钟域传输时用于异步FIFO的延迟。而且,使用动态电路对高速发送端并串转... 详细信息

为了降低高速串行接口中发送端的延迟,在研究、分析现有发送端结构的基础上,提出了新的数据跨时钟域传输方法并在实际电路中得到实现。此方法可以大幅降低数据跨时钟域传输时用于异步FIFO的延迟。而且,使用动态电路对高速发送端并串转换电路进行了晶体管级的改进,放松了关键路径的时序要求,使发送端整体电路能运行在更高的频率下。发送端电路使用40nm CMOS工艺实现,实际芯片测试数据表明,使用该电路的发送端可以稳定工作在13Gb/s的速率下。

关键词：高速发送端异步FIFO 并串转换动态电路跨时钟域

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