检索结果-内蒙古大学图书馆

计算机辅助设计与图形学学报 2007年第4期19卷 508-514页

作者：张磊李华伟李晓维中国科学院计算机系统结构重点实验室

提出一种带有端到端反馈的随机路由算法.随机路由可以有效地处理传输过程中的随机错误,并具有较高的转发速度.端到端的反馈机制保证了传输的正确性,同时降低了传输功耗.实验结果表明,该算法具有较短的延迟,较低的功耗,并能提供高可靠的... 详细信息

提出一种带有端到端反馈的随机路由算法.随机路由可以有效地处理传输过程中的随机错误,并具有较高的转发速度.端到端的反馈机制保证了传输的正确性,同时降低了传输功耗.实验结果表明,该算法具有较短的延迟,较低的功耗,并能提供高可靠的片上通信.

关键词：容错可靠性片上网络扩散算法随机走动检错纠错随机路由

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一种高性能北桥芯片的设计及性能分析

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计算机研究与发展 2007年第9期44卷 1501-1509页

作者：曾洪博胡明昌李文蔡飞唐志敏中国科学院计算技术研究所计算机系统结构重点实验室北京100080 中国科学院研究生院北京100049 中国科学院计算技术研究所计算机系统结构重点实验室北京100080

计算机系统整体性能的提高不仅仅依赖于处理器计算能力的提升也需要高性能芯片组的有力支持.芯片组承担着CPU和外围设备通信的重任,而且目前大多数系统中采用把内存控制器集成在北桥中的方法,这更加突出了北桥在访存性能以至于在整个系... 详细信息

计算机系统整体性能的提高不仅仅依赖于处理器计算能力的提升也需要高性能芯片组的有力支持.芯片组承担着CPU和外围设备通信的重任,而且目前大多数系统中采用把内存控制器集成在北桥中的方法,这更加突出了北桥在访存性能以至于在整个系统中的关键作用.以高性能为目标,龙芯2C处理器配套北桥芯片NB2005的设计和优化采用了很多新的方法和技术,其中包括根据程序行为进行动态Page管理的内存控制电路,一种与内存控制电路状态相结合的预取策略和具备高吞吐量低延迟的PCI通道设计等.性能测试和分析表明,搭配NB2005的龙芯2C系统访存带宽要比搭配Marvell GT64240北桥的系统提高40%以上,运行SPEC CPU2000浮点和定点程序的性能分别提高了12.2%和2.5%,磁盘I/O的性能也提高了30%.

关键词：北桥芯片组龙芯2处理器内存控制器 PCI

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AMPS——商业应用管理系统基础和实现

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计算机应用 2007年第9期27卷 2319-2323页

作者：任超孟丹詹剑锋中国科学院计算机系统结构重点实验室

商业应用服务在信息技术领域中的作用日趋显著,迫切需要一种策略保证这些应用的高可用和服务质量。按描述、监控、分析、维护的顺序,提出了商业应用管理的理论和方法。在该理论的基础上设计和实现了一套通用应用管理系统——AMPS。实验... 详细信息

商业应用服务在信息技术领域中的作用日趋显著,迫切需要一种策略保证这些应用的高可用和服务质量。按描述、监控、分析、维护的顺序,提出了商业应用管理的理论和方法。在该理论的基础上设计和实现了一套通用应用管理系统——AMPS。实验结果显示该系统提高了应用的可用性,同时保证了服务质量。

关键词：多层次应用管理 AMPS 商业应用效用

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龙芯1号处理器结构级功耗评估有效性分析

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计算机辅助设计与图形学学报 2007年第9期19卷 1190-1195页

作者：冯子军肖俊华胡伟武中国科学院计算技术研究所计算机系统结构重点实验室中国科学院研究生院北京100049

结合龙芯1号处理器实际设计过程,介绍了处理器功耗评估的方法和功耗模型,分别对结构级、电路级功耗评估和实际芯片3种情况进行测试程序仿真.经过量化分析和比较表明:结构级功耗评估具有仿真速度快、评估结果误差和测试程序相关,并且同... 详细信息

结合龙芯1号处理器实际设计过程,介绍了处理器功耗评估的方法和功耗模型,分别对结构级、电路级功耗评估和实际芯片3种情况进行测试程序仿真.经过量化分析和比较表明:结构级功耗评估具有仿真速度快、评估结果误差和测试程序相关,并且同一测试程序误差能够追随电路级功耗评估等特点,说明了龙芯1号处理器进行结构级功耗评估的有效性.采用该方法可显著提高低功耗处理器结构的设计效率.

关键词：功耗评估功耗模型有效性集成电路处理器设计

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无线传感器网络时间同步协议的改进策略

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计算机学报 2007年第4期30卷 514-523页

作者：徐朝农赵磊徐勇军李晓维中国科学院计算技术研究所计算机系统结构重点实验室

鉴于NTP和无线传感器网络时间同步协议的相似性，提出把NTP中的时间过滤、时间选择和时间组合算法简化后应用于无线传感器网络时间同步协议中以提高同步精度的策略．作为例证，将时间组合算法简化后引入BTS协议中．模拟的结果表明：在... 详细信息

鉴于NTP和无线传感器网络时间同步协议的相似性，提出把NTP中的时间过滤、时间选择和时间组合算法简化后应用于无线传感器网络时间同步协议中以提高同步精度的策略．作为例证，将时间组合算法简化后引入BTS协议中．模拟的结果表明：在由81个Mica 2节点组成的8跳网络内，除抗拒节点的同步误差保持不变外，其余节点的同步误差减小至改进前的67．70％～91．58％；具有相同跳距的节点的平均同步误差随跳距的增加率由19．8减小至15．5μs／跳；同时没有额外的报文开销．理论分析表明：同步精度的提高得益于应用时间组合算法所导致的节点时间偏移量均方差的减小．

关键词：无线传感器网络时间同步网络时间协议同步性低功耗

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快速地址计算的自适应栈高速缓存

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计算机研究与发展 2007年第1期44卷 169-176页

作者：郇丹丹李祖松王剑章隆兵胡伟武刘志勇中国科学院计算技术研究所计算机系统结构重点实验室中国科学院研究生院北京100049

随着存储系统的访问速度与处理器运算速度的差距越来越显著,访存性能已成为提高处理器性能的瓶颈.通过对程序的访存行为进行分析,提出快速地址计算的自适应栈高速缓存方案.该方案将栈访问从数据高速缓存的访问中分离出来,充分利用栈空... 详细信息

随着存储系统的访问速度与处理器运算速度的差距越来越显著,访存性能已成为提高处理器性能的瓶颈.通过对程序的访存行为进行分析,提出快速地址计算的自适应栈高速缓存方案.该方案将栈访问从数据高速缓存的访问中分离出来,充分利用栈空间数据访问的特点,提高指令级并行度,减少数据高速缓存污染,降低数据高速缓存失效率,并采用快速地址计算策略,减少栈访问的命中时间.该栈高速缓存在发生栈溢出时能够自适应地关闭,以避免栈切换对处理器性能的影响.栈高速缓存标志中增加进程标识,进程切换时不需要将数据写到低层存储系统中,适用于多进程环境.SPEC CPU2000程序运行结果表明,采用快速地址计算的自适应栈高速缓存方案,25.8%的访存指令可以并行执行,数据高速缓存失效率平均降低9.4%,IPC值平均提高6.9%.

关键词：高速缓存栈快速地址计算自适应龙芯2号

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同时多微线程体系结构研究

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计算机研究与发展 2007年第5期44卷 768-774页

作者：李祖松许先超胡伟武唐志敏中国科学院计算技术研究所计算机系统结构重点实验室中国科学院研究生院北京100049

随着生产工艺的提高,芯片上能集成越来越多的晶体管,多线程技术也逐步成为一种主流的处理器体系结构技术.提出一种融合同时多线程技术和微线程技术的新型体系结构同时多微线程(simul-taneous multi-microthreading,SMMT),并给出同时多... 详细信息

随着生产工艺的提高,芯片上能集成越来越多的晶体管,多线程技术也逐步成为一种主流的处理器体系结构技术.提出一种融合同时多线程技术和微线程技术的新型体系结构同时多微线程(simul-taneous multi-microthreading,SMMT),并给出同时多微线程体系结构的实现方案.SMMT有效结合同时多线程技术硬件代价小和微线程技术能够加速单进程应用的优点,通过软硬件协同的方式充分挖掘单进程程序的微线程级并行性.通过在设计的龙芯2号同时多微线程处理器上进行性能评测,结果表明,同时多微线程体系结构能够有效地加速单进程的程序,以很小的硬件代价显著地提高了处理器的性能.

关键词：同时多微线程龙芯2 同时多线程微线程体系结构

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Cache自适应写分配策略

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计算机研究与发展 2007年第2期44卷 348-354页

作者：郇丹丹李祖松胡伟武刘志勇中国科学院计算技术研究所计算机系统结构重点实验室

处理器所能提供的有效带宽是目前制约处理器性能提高的关键因素.通过对Cache写失效行为的分析,提出了一种新的提高处理器带宽利用率的Cache写失效处理策略——Cache自适应写分配策略.该策略在访存失效队列中收集全修改Cache块,对全修改C... 详细信息

处理器所能提供的有效带宽是目前制约处理器性能提高的关键因素.通过对Cache写失效行为的分析,提出了一种新的提高处理器带宽利用率的Cache写失效处理策略——Cache自适应写分配策略.该策略在访存失效队列中收集全修改Cache块,对全修改Cache块采用非写分配策略,并能够自适应地切换为写分配策略.与传统的Cache写失效处理策略相比,Cache自适应写分配策略硬件代价小,避免了不必要的数据传输,降低Cache污染,减少存储管理队列阻塞的频率.结果表明,采用Cache自适应写分配策略,STREAM基准测试程序带宽平均提高62.6%,SPECCPU2000程序的IPC值平均提高5.9%.

关键词： Cache 写失效写分配带宽龙芯2号

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一种向分支指令后插入冗余指令的容错微结构

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计算机学报 2007年第10期30卷 1674-1680页

作者：张仕健胡伟武中国科学院计算技术研究所计算机系统结构重点实验室北京100080 中国科学院研究生院北京100039

随着深亚微米工艺的广泛应用，瞬态故障已成为芯片失效的主要原因．文中提出了一种向分支指令后插入冗余指令的容错微结构，利用分支误预测浪费的处理带宽，降低了冗余执行导致的性能损失．实验结果表明，该技术的性能损失在6％～31％... 详细信息

随着深亚微米工艺的广泛应用，瞬态故障已成为芯片失效的主要原因．文中提出了一种向分支指令后插入冗余指令的容错微结构，利用分支误预测浪费的处理带宽，降低了冗余执行导致的性能损失．实验结果表明，该技术的性能损失在6％～31％之间，平均为21％，明显低于MBI技术而和DIE技术的性能损失相当．该技术能够检测流水线上各阶段发生的瞬态故障并能恢复处理器状态，故障检测延时短，需要的硬件开销也较小，非常适合提高带有简单预测机制的嵌入式微处理器的容错能力．

关键词：瞬态故障时间冗余容错分支预测嵌入式微处理器

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LNMS网络内存系统及性能优化技术

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计算机工程 2007年第24期33卷 16-18页

作者：孙国忠袁清波陈明宇樊建平中国科学院计算技术研究所计算机系统结构重点实验室

在Linux环境下设计并实现了一个两级服务结构的网络内存系统(LNMS)。LNMS较传统网络内存系统具有更好的可扩展性。对LNMS提出了两种性能优化技术:预取和主动内存技术。在预取优化方面,针对并发应用提出一种M-PPM算法。主动内存技术则发... 详细信息

在Linux环境下设计并实现了一个两级服务结构的网络内存系统(LNMS)。LNMS较传统网络内存系统具有更好的可扩展性。对LNMS提出了两种性能优化技术:预取和主动内存技术。在预取优化方面,针对并发应用提出一种M-PPM算法。主动内存技术则发掘了内存服务器的计算能力。实验表明,两种优化技术可有效地提升网络内存系统的性能。

关键词：网络内存系统性能优化预取主动内存

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