检索结果-内蒙古大学图书馆

集成电路应用 2003年第9期20卷 24-25页

引言:2003年8月8日,苏州中科集成电路设计中心正式揭牌成立。苏州中科集成电路设计中心的成立,标志着苏州已经形成了集成电路设计、制造、封装、应用的完整产业链。苏州中科集成电路设计中心将承担国家重大项目和省、市科技研究课题。... 详细信息

引言:2003年8月8日,苏州中科集成电路设计中心正式揭牌成立。苏州中科集成电路设计中心的成立,标志着苏州已经形成了集成电路设计、制造、封装、应用的完整产业链。苏州中科集成电路设计中心将承担国家重大项目和省、市科技研究课题。同时将成为苏州发展集成电路产业的技术平台,为苏州的集成电路企业提供公共的技术支撑。另一方面苏州中科集成电路设计中心也将成为吸引国内外集成电路设计企业的'磁场'。

关键词：苏州中科集成电路设计中心 EDA软件集成电路产业资源优势人才策略经营管理

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上海集成电路设计研究中心多项目晶圆项目产业界申请流程(试行)

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半导体技术 2002年第2期 10-10页

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基于神经网络的优化算法在EDA中应用研究进展

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计算机应用研究 2025年第1期42卷 1-10页

作者：赵晨晖贺珊刘先明郭东辉厦门大学电子科学与技术学院福建厦门361005 福建省集成电路设计工程技术研究中心福建厦门361005

为了应对芯片设计复杂度的提升,电子设计自动化工具和方法也在不断进步。然而,EDA需要协调达到最佳的功率、性能和面积,通常其不能保证最优的解决方案。EDA工具在电路设计阶段包括逻辑综合、布局布线及验证等均属于多目标、多约束的非... 详细信息

为了应对芯片设计复杂度的提升,电子设计自动化工具和方法也在不断进步。然而,EDA需要协调达到最佳的功率、性能和面积,通常其不能保证最优的解决方案。EDA工具在电路设计阶段包括逻辑综合、布局布线及验证等均属于多目标、多约束的非线性规划求解过程,且为了更好解决求解中的不确定性和易于出现局域极值等难题,基于神经网络的优化算法已被集成到EDA工具的设计流程中。首先对EDA中的优化问题、多目标优化计算及基于神经网络的优化算法进行了简要概述,继而详细梳理了基于神经网络的优化算法在逻辑综合、布局布线及验证等不同设计阶段中的优化求解方法,并阐述了当前研究所面临的挑战与机遇,希望为集成电路自动化设计及相关领域研究提供参考。

关键词：电子设计自动化非线性规划多目标优化神经网络优化计算

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深圳集成电路设计产业化基地管理中心文件深集管021号关于召开《2006’(第四届)泛珠三角集成电路业联谊暨市场推介会》的通知

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中国集成电路 2006年第2期 93-94页

各有关单位:为推动泛珠三角地区集成电路产业发展,扶持集成电路设计企业与系统厂商、整机厂商、渠道商的合作与交流,加强集成电路产业与相关产业的合作与交流,国家集成电路设计深圳产业化基地定于2006年6月21-23日在深圳召开《2006’(... 详细信息

各有关单位:为推动泛珠三角地区集成电路产业发展,扶持集成电路设计企业与系统厂商、整机厂商、渠道商的合作与交流,加强集成电路产业与相关产业的合作与交流,国家集成电路设计深圳产业化基地定于2006年6月21-23日在深圳召开《2006’(第四届)泛珠三角集成电路业联谊及市场推介会》(以下简称:会议)。此次会议得到了中国半导体行业协会、国家863计划超大规模集成电路设计重大专项总体专家组、深圳市科技和信息局的大力支持与帮助。为办好第四届会议,请各有关单位在总结前三届成功经验的基础上,继续做好第四届会议的宣传、筹备等各项工作。现将有关事项通知如下:一、会议组织机构指导单位:中国半导体行业协会863计划超大规模集成电路设计重大专项总体专家组深圳市科技和信息局主办单位:国家集成电路设计深圳产业化基地承办单位:深圳集成电路设计产业化基地管理中心《中国集成电路》杂志社深圳市半导体行业协会协办单位:香港科技园国家集成电路设计上海产业化基地国家集成电路设计北京产业化基地国家集成电路设计无锡产业化基地国家集成电路设计杭州产业化基地国家集成电路设计西安产业化基地国家集成电路设计成都产业化基地二、会议时间报到时间:2006年6月20日(外地代表)会议时间:2006年6月21-23日三、会议地点深圳市麒麟山庄四、会议内容、形式(一)主题报告-市场推介(6月21日)1、全球IC产业与技术发展趋势报告2、珠三角集成电路设计业现状与发展报告3、重点设计企业产品及市场推介4、整机企业对集成电路设计业的产品需求与市场趋势分析报告5、IC应用及电子系统设计的前沿技术及其发展趋势

关键词：集成电路设计产业化泛珠三角推介会深圳广东集管文件

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一款多核处理器FPGA验证平台的设计与实现

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计算机研究与发展 2014年第6期51卷 1295-1303页

作者：朱英陈诚许晓红李彦哲上海高性能集成电路设计中心上海201204

高性能处理器设计日趋复杂,为了缩短验证周期,降低研制风险通常需要在流片之前进行基于现场可编程门阵列(field programmable gate-array,FPGA)原型验证平台的软硬件协同验证.随着处理器多核化的发展,FPGA原型验证平台的实现变得越来越... 详细信息

高性能处理器设计日趋复杂,为了缩短验证周期,降低研制风险通常需要在流片之前进行基于现场可编程门阵列(field programmable gate-array,FPGA)原型验证平台的软硬件协同验证.随着处理器多核化的发展,FPGA原型验证平台的实现变得越来越具有挑战性.介绍了一款高性能多核微处理器FPGA验证平台的设计与实现方法,详细阐述了该FPGA验证平台采用的母板/子板总体架构、分片策略、时分复用实现技术及I/O接口实现方法.该平台具有良好的可扩展性,能够方便灵活地实现目标芯片在各种规模和配置下的FPGA验证,用于在流片前对目标芯片进行功能正确性验证和性能评估.经过该FPGA平台验证的目标芯片,首次流片返回的芯片能成功运行操作系统和各种应用程序,实现了一次流片成功的目标.最后对该FPGA验证平台的应用前景进行了分析总结.

关键词： FPGA原型验证 FPGA分片时分复用传输延迟调节性能评测

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流水的浮点倒数近似值运算部件的设计与实现

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国防科技大学学报 2020年第2期42卷 41-46页

作者：何军王丽上海高性能集成电路设计中心上海201204

在部分低精度浮点运算应用中,需要流水的浮点倒数近似值运算。本文基于SRT-4算法设计并实现了一种流水的浮点倒数近似值运算部件。该部件采用6级流水线结构,运算结果精度至少为8位有效尾数。为了支持对非规格化浮点数的硬件处理,还设计... 详细信息

在部分低精度浮点运算应用中,需要流水的浮点倒数近似值运算。本文基于SRT-4算法设计并实现了一种流水的浮点倒数近似值运算部件。该部件采用6级流水线结构,运算结果精度至少为8位有效尾数。为了支持对非规格化浮点数的硬件处理,还设计并实现了改进版,有利于进一步提高浮点倒数近似值运算的性能。改进版采用8级流水线结构,新增了源操作数预规格化和结果后规格化功能模块,可以实现对非规格化浮点数的硬件处理。经过逻辑综合评估,改进版的硬件开销是面积在合理范围内增加19.23%,且对时序没有明显影响,可以满足预期的1.6 GHz频率设计目标。

关键词：浮点倒数非规格化浮点数流水

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BTB索引散列算法的研究与设计

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计算机研究与发展 2014年第9期51卷 2003-2011页

作者：王国澎胡向东尹飞朱英国家高性能集成电路设计中心上海201204

分支误预测是影响高性能处理器性能进一步提升的一个主要因素.现代处理器采用分支目标缓存(branch target buffer,BTB)预测分支指令的目标地址,BTB的预测精度受限于其命中率.由于程序中分支指令的分布并不均匀,传统的BTB索引方式无法充... 详细信息

分支误预测是影响高性能处理器性能进一步提升的一个主要因素.现代处理器采用分支目标缓存(branch target buffer,BTB)预测分支指令的目标地址,BTB的预测精度受限于其命中率.由于程序中分支指令的分布并不均匀,传统的BTB索引方式无法充分利用BTB资源,从而造成不必要的冲突缺失,影响分支目标地址的预测精度,采用散列索引方式优化访问映射关系是有效解决方法之一.当前大量文献研究了cache的访问方式,但对BTB的散列索引算法的专门探讨则显不足.为了消除分支指令的分布空洞,离散分支指令和BTB条目的固有映射关系,设计了用于BTB索引的XOR散列算法和优化的bit-select索引算法,使用概率方法对BTB单组最大映射数期望的上界作了估计,并对这两种散列索引算法的效果进行了模拟评估.实验结果表明,散列映射方式能够较好地避免BTB冲突缺失造成的预测失败,XOR散列算法的离散效果更好.

关键词：分支目标缓冲散列索引 XOR散列函数分支目标地址预测分支预测

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高性能众核处理器申威26010

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计算机研究与发展 2021年第6期58卷 1155-1165页

作者：胡向东柯希明尹飞张新马永飞颜世云马超上海高性能集成电路设计中心上海201204

申威26010高性能众核处理器在多核处理器申威1600基础上,采用片上系统(system on chip,SoC)技术,在单芯片内集成4个运算控制核心和256个运算核心,采用自主设计的64位申威RISC(reduced instruction set computer)指令系统,支持256位SIMD(... 详细信息

申威26010高性能众核处理器在多核处理器申威1600基础上,采用片上系统(system on chip,SoC)技术,在单芯片内集成4个运算控制核心和256个运算核心,采用自主设计的64位申威RISC(reduced instruction set computer)指令系统,支持256位SIMD(single instruction multiple data)整数和浮点向量加速运算,单芯片双精度浮点峰值性能达3.168TFLOPS.申威26010处理器基于28nm工艺流片,芯片die面积超过500mm\+2,芯片260个核心稳定运行频率达1.5GHz.申威26010处理器从结构级、微结构级到电路级,综合采用多种低功耗设计技术,峰值能效比达10.559GFLOPS/W.芯片运行频率和能效比均超过同时期国际同类型处理器.申威26010通过在高频率设计、稳定可靠性设计和成品率设计等方面的技术创新,有效解决了芯片在实现高性能目标中所遇到的高频率目标、功耗墙、稳定可靠性和成品率等难题,成功大规模应用于国产10万万亿次超级计算机系统“神威·太湖之光”,有效满足了科学与工程应用的计算需求.

关键词：申威指令集运算控制核心运算核心低功耗设计能效比

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衬底触发层叠式NMOS实现混合I/O静电保护机制研究

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传感技术学报 2006年第2期19卷 436-439,453页

作者：吴笛李树荣姚素英徐江涛天津大学专用集成电路设计中心天津300072

衬底触发技术可以大幅度提高大尺寸NMOS器件的ESD级别。将衬底触发技术融合到层叠式NMOS器件中来产生衬底触发层叠式NMOS器件,理论分析结果表明衬底触发技术可以提高混合电压I/O电路中层叠式NMOS器件的ESD稳健性,基于0.35μmCMOS工艺的... 详细信息

衬底触发技术可以大幅度提高大尺寸NMOS器件的ESD级别。将衬底触发技术融合到层叠式NMOS器件中来产生衬底触发层叠式NMOS器件,理论分析结果表明衬底触发技术可以提高混合电压I/O电路中层叠式NMOS器件的ESD稳健性,基于0.35μmCMOS工艺的模拟结果表明应用带有衬底触发技术的层叠式NMOS器件的HBM模型ESD级别提高约60%,这就验证了衬底触发设计对提高混合电压I/O电路的ESD级是有效的。

关键词：衬底触发层叠式NMOS 混合电压I/O 静电保护

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通过遗传算法进行系统级软硬件划分

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计算机辅助设计与图形学学报 2002年第8期14卷 731-734页

作者：郑赟黄国勇中国华大集成电路设计中心CAD部北京100015

介绍采用遗传算法解决软硬件划分问题 ,具体讨论在遗传算法实现过程中的编码和解码、适应值函数的选取、选择、交叉、变异算子的实现、收敛准则的决定等问题的处理 .与已发表文献的处理方法进行比较。

关键词：遗传算法系统软硬件划分适应值函数随机变量电子设计自动化

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