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范例一：(K=图书馆学 OR K=情报学) AND A=范并思 AND Y=1982-2016
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1 篇 nirmal kumar bor...

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检索条件"机构=Computer Architecture and Dependable System Lab"

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排序：

On Disabling Prefetcher to Amplify Cache Side Channels 25

On Disabling Prefetcher to Amplify Cache Side Channels

引用

25th International Symposium on VLSI Design and Test, VDAT 2021

作者： Boran, Nirmal Kumar Pinto, Kenrick Menezes, Bernard IIT Bombay Computer Architecture and Dependable System Lab India

ISBN: (纸本)9781665419925

Side-channel attacks exploit the hardware implementation of processors to extract sensitive data. Attacks that target shared resources between the victim and the attacker are prominent. A shared cache (available in today's multi-core systems) between the attacker and victim has been shown to create a covert channel capable of leaking the private key. An attacker can extract the key by tracking the victim's memory access pattern through the shared cache. Prefetchers introduce noise in the attack by speculatively bringing data into the cache that the victim may not use. This paper presents a denial of service (DoS) attack on the prefetcher to prevent it from generating memory accesses that interfere with the side-channel attack. The proposed attack aims to significantly reduce the number of prefetches generated to enable faster key retrieval. Our results show that the private key can be extracted with only 21% additional time in the presence of a prefetcher when the proposed attack is run (compared to a system with no prefetcher). © 2021 IEEE.

关键词： Side channel attack

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Classification based scheduling in Heterogeneous ISA architectures

Classification based scheduling in Heterogeneous ISA Archite...

引用

International Symposium on VLSI Design and Test (VDAT)

作者： Nirmal Kumar Boran Dinesh Kumar Yadav Rishabh Iyer Computer Architecture and Dependable System Lab Indian Institute of Technology Bombay India

ISBN: (数字)9781728193694

ISBN: (纸本)9781728193700

Heterogeneous-ISA multi-core architectures are emerging as promising architectures to enhance single-threaded performance. Multiple cores in such architectures differ in their Instruction Set architectures (ISAs). To achieve maximum performance gain, the program needs to be divided into several phases and each phase should run on its best affine core. Hence, the best affined core for each phase is needed to be known dynamically apriori. In this work, we propose a classification based technique that attempts to classify the phase of the program into the class of core (in terms of microarchitecture and ISA) it is most suited to. This technique leverages several online hardware performance counters to accurately predict the most affine core for each phase. Results show that our classification based predictor achieves single thread performance average speedup of 35.7% with respect to a baseline single ISA heterogeneous architecture.

关键词： Multicore processing Hardware Benchmark testing Parallel processing Scheduling Training

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