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Running order statistics on a bit-level systolic array 4th
Running order statistics on a bit-level systolic array
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引用
4th International Workshop on Parallel
processing
by Cellular Automata and Arrays, Parcella 1988
作者:
Petkov, N.
Int’l Lab. Image Processing and Computer Graphics
Central Institute of Cybernetics and Information Processes Kurstr. 33 P.O. Box 1298 BerlinDDR-1086 Germany
A two-dimensional bit-level systolic array for running order statistics is presented. Both word-level and bit-level parallelism are employed. The array is extremely easy to implement in VLSI, because its cells are ver...
详细信息
ISBN: (纸本)9783540506478
A two-dimensional bit-level systolic array for running order statistics is presented. Both word-level and bit-level parallelism are employed. The array is extremely easy to implement in VLSI, because its cells are very small and simple. Since extensive pipe-lining is used at both word and bit level, the array can be operated at very high clock frequencies achieving very high throughputs. The algorithm delivers full running order statistics in time θ(n) and area θ[n(w+logn)] where n is the cardinality of the processed set and w is the word width of its elements. © by Akademie-Verlag Berlin 1989.
关键词:
Systolic arrays
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