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文字说明：

T=题名（书名、题名），A=作者（责任者），K=主题词，P=出版物名称，PU=出版社名称，O=机构（作者单位、学位授予单位、专利申请人），L=中图分类号，C=学科分类号，U=全部字段，Y=年（出版发行年、学位年度、标准发布年）

检索规则说明：

AND代表“并且”；OR代表“或者”；NOT代表“不包含”；(注意必须大写,运算符两边需空一格)

检索范例：

范例一：(K=图书馆学 OR K=情报学) AND A=范并思 AND Y=1982-2016
范例二：P=计算机应用与软件 AND (U=C++ OR U=Basic) NOT K=Visual AND Y=2011-2016

分类表

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文献类型

30 篇 专利
1 篇 学位论文
1 篇 会议

馆藏范围

32 篇 电子文献
0 种 纸本馆藏

日期分布

学科分类号

2 篇 工学
- 2 篇 电子科学与技术（可...
- 1 篇 机械工程

主题

2 篇 互连信号
1 篇 ebd模型
1 篇 拓扑结构
1 篇 pcb布局
1 篇 矢量生成
1 篇 边界扫描
1 篇 多板仿真系统
1 篇 电气约束
1 篇 cjtag电路系统
1 篇 完整性测试

机构

8 篇 西安紫光国芯半导...
3 篇 中国电子科技集团...
2 篇 烽火通信科技股份...
2 篇 珠海零边界集成电...
2 篇 珠海格力电器股份...
2 篇 之江实验室
2 篇 上海航天有线电厂...
1 篇 北京计算机技术及...
1 篇 桂林电子科技大学
1 篇 华进半导体封装先...
1 篇 西安微电子技术研...
1 篇 中国航空无线电电...
1 篇 芯原微电子有限公...
1 篇 清华大学
1 篇 广州视睿电子科技...
1 篇 瑞昱半导体股份有...
1 篇 上海思尔芯技术股...
1 篇 电子科技大学
1 篇 芯原科技有限公司
1 篇 英特尔公司

作者

8 篇 左丰国
8 篇 周骏
8 篇 郭一欣
4 篇 王嵩
4 篇 马亮
4 篇 江喜平
3 篇 张则乐
2 篇 万智泉
2 篇 王安意
2 篇 张汝云
2 篇 朱小虎
2 篇 何名兴
2 篇 王伟豪
2 篇 陈垦
2 篇 聂玉庆
2 篇 许小青
2 篇 刘勤让
2 篇 李顺斌
2 篇 刘传运
2 篇 王婉

语言

32 篇 中文

检索条件"主题词=互连信号"

共 32 条记录，以下是21-30 订阅

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详细简洁

排序：

一种集成电路后端布线管理系统、布线管理方法和芯片

一种集成电路后端布线管理系统、布线管理方法和芯片

引用

作者：聂玉庆许悦刘传运朱小虎何名兴 519015 广东省珠海市香洲区吉大景山路莲山巷8号1001室

本发明公开了一种集成电路后端布线管理系统、布线管理方法和芯片，应用于集成电路上，集成电路包括源端和目的端，还包括布线管理单元，源端和目的端分别通过信号连线与布线管理单元连接，布线管理单元用于管理源端信号连线和目的端信... 详细信息

标准号: CN110895649A

本发明公开了一种集成电路后端布线管理系统、布线管理方法和芯片，应用于集成电路上，集成电路包括源端和目的端，还包括布线管理单元，源端和目的端分别通过信号连线与布线管理单元连接，布线管理单元用于管理源端信号连线和目的端信号连线，将源端信号连线的输入信号逻辑映射到目的端信号连线上。本发明设置了布线管理单元，减少众多模块间的信号线互连，减轻后端布线设计的压力，降低布线难度，减少布线占据芯片面积，各信号互连走线无需绕很长的路径，改善了各互连信号时序参数，加速时序收敛，有效缓解项目进度压力，进一步提升芯片以及应用系统的稳定性和可靠性，并且逻辑资源占用较小，一定程度降低了芯片的成本，提升产品市场竞争力。

关键词：布线管理信号连线目的端芯片集成电路源端产品市场竞争力输入信号逻辑布线难度布线设计单元连接互连信号逻辑资源时序参数时序收敛项目进度信号互连应用系统有效缓解源端信号管理源信号线布线互连连线映射走线占用占据应用

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基于CJTAG电路系统互连信号完整性测试生成的设计

基于CJTAG电路系统互连信号完整性测试生成的设计

引用

作者：黄凤彩桂林电子科技大学

学位级别：硕士

随着集成电路制造工艺的不断进步、工作频率的不断提高，片上系统内核间的串扰测试问题已不容轻视，同时系统设计从之前的简单电路板向复杂多芯片片上电路系统架构的发展，对测试和调试接口提出了更高要求。　　本文通过对信号完整性的... 详细信息

随着集成电路制造工艺的不断进步、工作频率的不断提高，片上系统内核间的串扰测试问题已不容轻视，同时系统设计从之前的简单电路板向复杂多芯片片上电路系统架构的发展，对测试和调试接口提出了更高要求。　　本文通过对信号完整性的串扰机理和故障模型理论的分析，提出基于IEEE1149.7标准信号完整性框架的设计。首先，对IEEE1149.7标准结构和规范进行分析。然后，利用HT（Half Transition）模型的基本思想，设计并实现基于CJTAG的信号完整性（Signal Integrity，SI）测试系统架构。其中，主要工作包括CJTAG结构设计与验证，HT测试种子的生成，以及对数字边界扫描单元、矢量生成型边界扫描单元（PGBSC）、可观测的信号完整性测试单元（OBSC）以及指令寄存器的设计。本文主要设计思路：对CJTAG系统模块进行设计，并在兼容IEEE1149.7的基础上增加了两条SI测试指令，从而实现基于CJTAG信号完整性的测试。　　本文计构建基于IEEE1149.7协议的高速互连信号完整性测试系统，在Modelsim软件环境下进行了仿真并对系统进行功能验证。仿真结果表明各模块均能够实现其设计功能。本文研究的内容不仅为高速信号互连系统的信号完整性测试提供了一种新的方法，还对 IEEE1149.7标准规范在边界扫描系统中的研究与设计具有重要的参考价值。

关键词： CJTAG电路系统互连信号完整性测试矢量生成边界扫描

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混合型网络时钟同步系统

混合型网络时钟同步系统

引用

作者：许小青 200082 上海市杨浦区齐齐哈尔路76号

本发明涉及一种混合型网络时钟同步系统，该系统包括一个主通信控制器、多个从通信控制器和多个电台，主通信控制器和从通信控制器均包括用于同步内部时钟的主控模块、设有通信接口的背板以及通过通信接口连接主控模块的电台适配模块和... 详细信息

标准号: CN106160905B

本发明涉及一种混合型网络时钟同步系统，该系统包括一个主通信控制器、多个从通信控制器和多个电台，主通信控制器和从通信控制器均包括用于同步内部时钟的主控模块、设有通信接口的背板以及通过通信接口连接主控模块的电台适配模块和多个有线远传模块，仅通过一个双向的硬件信号来实现主通信控制器和从通信控制器内部的主控模块与电台适配模块及多个有线远传模块之间的时钟同步。与现有技术相比，本发明具有降低硬件成本，减少互连信号等优点。

关键词：主通信控制器通信控制器主控模块适配模块通信接口远传模块电台时钟同步系统混合型网络互连信号内部时钟时钟同步硬件成本硬件信号双向的背板

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一种基于串行总线的控制系统

一种基于串行总线的控制系统

引用

作者：张则乐王安意王婉 233010 安徽省蚌埠市华光大道726号

本发明公开了一种基于串行总线的控制系统，具体涉及通信控制领域。它解决了现有技术中CPU对线路板的控制数量受限，系统中线路板与底板之间互连信号的数量较多，不利于PCB布线、系统可靠性差的不足。该基于串行总线的控制系统，包括多... 详细信息

标准号: CN105512070B

本发明公开了一种基于串行总线的控制系统，具体涉及通信控制领域。它解决了现有技术中CPU对线路板的控制数量受限，系统中线路板与底板之间互连信号的数量较多，不利于PCB布线、系统可靠性差的不足。该基于串行总线的控制系统，包括多组串行总线电路，每组串行总线电路包括串行总线、串行总线主设备和串行总线从设备，串行总线主设备与串行总线从设备通过串行总线互连，串行总线的传输信号包括片选信号、时钟信号、串行总线数据输入信号、串行总线数据输出信号、时钟输出信号，串行总线主设备通过接口信号连接CPU，接口信号包括CPU接口片选信号、读信号、写信号、地址信号、数据信号、时钟输入信号。

关键词：串行总线主设备串行总线电路串行总线数据线路板接口信号控制系统片选信号从设备底板时钟输出信号时钟输入信号系统可靠性传输信号地址信号互连信号时钟信号输出信号数据信号数量受限通信控制互连

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一种高效串行总线控制电路

一种高效串行总线控制电路

引用

作者：张则乐胡林军 233010 安徽省蚌埠市华光大道726号

本发明公开了一种高效串行总线控制电路，具体涉及通信控制领域。该高效串行总线控制电路，包括主设备电路和从设备电路，主设备电路设有串行总线片选信号、串行总线时钟信号、串行总线数据输入信号、串行总线数据输出信号、串行总线时... 详细信息

标准号: CN105550151B

本发明公开了一种高效串行总线控制电路，具体涉及通信控制领域。该高效串行总线控制电路，包括主设备电路和从设备电路，主设备电路设有串行总线片选信号、串行总线时钟信号、串行总线数据输入信号、串行总线数据输出信号、串行总线时钟输出信号、第一完成信号和与CPU互连信号，从设备电路设有从设备片选信号、从设备时钟信号、从设备数据输入信号、从设备数据输出信号、从设备时钟输入信号和第二完成信号，串行总线片选信号与从设备片选信号相连，串行总线时钟信号与从设备时钟信号相连，串行总线数据输入信号与从设备数据输出信号相连，串行总线数据输出信号与从设备数据输入信号相连，串行总线时钟输出信号与从设备时钟输入信号相连。

关键词：从设备串行总线串行总线数据片选信号时钟信号时钟输出信号时钟输入信号数据输出信号数据输入信号主设备电路控制电路输出信号完成信号电路互连信号通信控制

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一种基于相位调制传递时钟与数据的编码方法及系统

一种基于相位调制传递时钟与数据的编码方法及系统

引用

作者：陈垦 430074 湖北省武汉市东湖开发区光谷创业街67号

本发明公开了一种基于相位调制传递时钟与数据的编码方法及系统，涉及数字信号传输编码领域。该方法包括以下步骤：S1：将发送端的编码频率设置为输出频率的4倍，转到S2；S2：将相邻两个数据帧之间的间隔编码定义为“1100”，将发送端... 详细信息

标准号: CN105262565B

本发明公开了一种基于相位调制传递时钟与数据的编码方法及系统，涉及数字信号传输编码领域。该方法包括以下步骤：S1：将发送端的编码频率设置为输出频率的4倍，转到S2；S2：将相邻两个数据帧之间的间隔编码定义为“1100”，将发送端发送至接收端的bit＝“1”时的信息数据的编码定义为“1110”，将发送端发送至接收端的bit＝“0”时的信息数据的编码定义为“1000”，转到S3；S3：发送端向接收端传输信息数据，传输过程中同时传递完整的时钟信息、频率信息和帧定位脉冲信号。本发明能够通过一条信号总线完成时钟、帧定位脉冲、信息与控制数据总线三类信号传输，节省了互连信号数量，合理利用了资源，适于推广。

关键词：发送端帧定位脉冲编码定义信息数据发送传输信息数据控制数据总线数字信号传输编码领域编码频率传输过程发送端的互连信号间隔编码频率信息时钟信息输出频率相位调制信号传输信号总线传递接收端数据帧

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混合型网络时钟同步系统及其方法

混合型网络时钟同步系统及其方法

引用

作者：许小青 200082 上海市杨浦区齐齐哈尔路76号

本发明涉及一种混合型网络时钟同步系统及其方法，该系统包括一个主通信控制器、多个从通信控制器和多个电台，主通信控制器和从通信控制器均包括用于同步内部时钟的主控模块、设有通信接口的背板以及通过通信接口连接主控模块的电台适... 详细信息

标准号: CN106160905A

本发明涉及一种混合型网络时钟同步系统及其方法，该系统包括一个主通信控制器、多个从通信控制器和多个电台，主通信控制器和从通信控制器均包括用于同步内部时钟的主控模块、设有通信接口的背板以及通过通信接口连接主控模块的电台适配模块和多个有线远传模块，仅通过一个双向的硬件信号来实现主通信控制器和从通信控制器内部的主控模块与电台适配模块及多个有线远传模块之间的时钟同步。与现有技术相比，本发明具有降低硬件成本，减少互连信号等优点。

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用于IP模块的电路测试的基于功能结构的测试包装器

用于IP模块的电路测试的基于功能结构的测试包装器

引用

作者： S·帕蒂尔 A·贾斯 P·利谢尔内斯美国加利福尼亚

测试包装器和相关联的测试访问机制（TAM）体系结构用于促进对集成在片上系统（SoC）的IP模块的测试。TAM体系结构包括集成在靠近IP模块的SoC上的测试控制器和一个或多个测试包装器。与来自外部测试器的输入相对应的测试数据和命令由测... 详细信息

标准号: CN103492890B

测试包装器和相关联的测试访问机制（TAM）体系结构用于促进对集成在片上系统（SoC）的IP模块的测试。TAM体系结构包括集成在靠近IP模块的SoC上的测试控制器和一个或多个测试包装器。与来自外部测试器的输入相对应的测试数据和命令由测试控制器进行封装，并且经由互连结构被发送到一个或多个测试包装器。这些测试包装器与一个或多个IP测试端口进行接口以向IP模块提供测试数据、控制和/或激励信号来促进对这些IP模块的电路级测试。经由该结构将这些电路级测试的测试结果返回到测试控制器。测试包装器可以被配置为直通互连信号，从而使得经由测试封装和经由结构在该测试控制器和IP模块之间传送的测试结果能够促进对IP模块的功能测试。测试包装器还可以被配置为对包括测试分区的多个IP模块进行测试。

关键词：测试包装器测试控制器测试数据体系结构电路级测试结果返回外部测试器测试端口测试分区测试封装访问机制功能测试互连结构互连信号激励信号片上系统控制和相对应相关联促进封装配置传送进行靠近

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一种基于串行总线的控制系统

一种基于串行总线的控制系统

引用

作者：张则乐王安意王婉 233010 安徽省蚌埠市华光大道726号

标准号: CN105512070A

关键词：串行总线主设备串行总线数据接口信号控制系统片选信号线路板从设备电路底板时钟输出信号时钟输入信号系统可靠性传输信号地址信号互连信号控制数量时钟信号输出信号输入信号数据信号通信控制读信号写信号多组互连受限一种连接不足公开涉及解决

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系统级封装中总线在单边单绕约束下的解绕方法

系统级封装中总线在单边单绕约束下的解绕方法

引用

作者：董社勤林涛罗辅其 100084 北京市海淀区清华园1号

系统级封装中总线在单边单绕约束下的解绕方法，其特征在于，根据顶部最左边总线信号与其底部互连信号水平间距的大小和底部最左边总线信号与其互连顶部信号水平间距的大小，选取一对总线信号互连后，采用划分子问题的方法生成子问题，... 详细信息

标准号: CN103902773B

系统级封装中总线在单边单绕约束下的解绕方法，其特征在于，根据顶部最左边总线信号与其底部互连信号水平间距的大小和底部最左边总线信号与其互连顶部信号水平间距的大小，选取一对总线信号互连后，采用划分子问题的方法生成子问题，并用递归的方法依次解决所有子问题；如果所有子问题是有可行解，则原问题有可行解，如存在某个子问题无可行解，则原问题在单边单绕道条件下无可行解。

关键词：可行解子问题总线信号互连系统级封装顶部信号方法生成互连信号总线递归解绕绕道并用

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