检索结果-内蒙古大学图书馆

计算机工程与科学 2023年第5期45卷 802-809页

作者：刘晓航姜晶菲许金伟国防科技大学研究生院湖南长沙410073 国防科技大学并行与分布处理国家重点实验室湖南长沙410073

注意力机制最近在深度神经网络中表现出优越的性能,但其计算包含复杂的数据流,内存开销和计算量大,需要定制加速器来优化推理计算。提出一种针对注意力机制计算的加速器结构。采用基于硬件控制的灵活分块方法,将模型中的巨大矩阵分成硬... 详细信息

注意力机制最近在深度神经网络中表现出优越的性能,但其计算包含复杂的数据流,内存开销和计算量大,需要定制加速器来优化推理计算。提出一种针对注意力机制计算的加速器结构。采用基于硬件控制的灵活分块方法,将模型中的巨大矩阵分成硬件亲和的计算块,使块矩阵的计算匹配加速器脉动阵列;提出基于双步softmax函数分解计算的层融合计算方法,有效减少了注意力模型计算对内存的访问。采用硬件描述语言HDL设计实现了细粒度计算调度的层融合注意力模型加速器结构。基于XILINX FPGA器件和HLS工具进行了性能评估。相同设置下,与CPU相比延迟加速了4.9倍,与GPU相比能效提升了1.24倍。

关键词：脉动阵列注意力机制层融合加速器结构矩阵分块柔性最大值传输函数

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加速器结构

加速器结构

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作者： R·古普塔 A·V·阿南塔拉曼 S·R·范多伦 A·贾甘纳坦美国加利福尼亚

一种结构控制器，用于提供相干加速器结构，包括：主机互连，通信地耦合到主机设备；存储器互连，通信地耦合到加速器存储器；加速器互连，通信地耦合到具有最后一级高速缓存(LLC)的加速器；以及LLC控制器，配置为对存储器访问操作提供... 详细信息

标准号: CN114461548A

一种结构控制器，用于提供相干加速器结构，包括：主机互连，通信地耦合到主机设备；存储器互连，通信地耦合到加速器存储器；加速器互连，通信地耦合到具有最后一级高速缓存(LLC)的加速器；以及LLC控制器，配置为对存储器访问操作提供偏置检查。

关键词：耦合到加速器互连存储器通信存储器访问操作一级高速缓存加速器结构结构控制器主机设备相干偏置主机配置检查

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加速器结构、生成加速器结构的方法及其设备

加速器结构、生成加速器结构的方法及其设备

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作者：请求不公布姓名 231283 安徽省合肥市高新区习友路3333号中国(合肥)国际智能语音产业园研发中心楼611-194室

本发明涉及加速器结构及其设备，与生成加速器结构的方法及其计算机可读存储介质、计算机程序产品与计算机装置，本发明的加速器结构包括：运算层，设置有多个芯片对晶圆单元，每个芯片对晶圆单元包括第一晶粒组及第二晶粒组；模块层，... 详细信息

标准号: CN116108900A

本发明涉及加速器结构及其设备，与生成加速器结构的方法及其计算机可读存储介质、计算机程序产品与计算机装置，本发明的加速器结构包括：运算层，设置有多个芯片对晶圆单元，每个芯片对晶圆单元包括第一晶粒组及第二晶粒组；模块层，设置有电源模块晶粒组及接口模块晶粒组；以及线路层，设置于运算层及模块层间。电源模块晶粒组通过线路层向第一晶粒组及第二晶粒组提供电源，第一晶粒组及第二晶粒组经由线路层通过接口模块晶粒组输出计算结果。

关键词：晶粒组加速器结构线路层电源模块接口模块模块层运算层晶圆计算机可读存储介质计算机程序产品芯片计算机装置输出计算电源

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分立图形的加速器结构

分立图形的加速器结构

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作者： A·R·帕姆 L·帕普 D·J·哈利曼 D·伯恩斯坦恩 R·纳加拉贾美国加利福尼亚州

公开了用于分立图形的加速器结构。一种系统，该系统包括：分立图形片上系统(SoC)，耦合到主机处理器单元，该SoC包括结构，该结构包括用于对来自计算引擎的请求进行解码的处置器电路系统，该处置器电路系统用于基于该请求中包括的操作... 详细信息

标准号: CN116340250A

公开了用于分立图形的加速器结构。一种系统，该系统包括：分立图形片上系统(SoC)，耦合到主机处理器单元，该SoC包括结构，该结构包括用于对来自计算引擎的请求进行解码的处置器电路系统，该处置器电路系统用于基于该请求中包括的操作码来对请求进行路由，处置器配置成用于对来自由计算引擎在请求中使用的操作码集合的操作码进行解码，其中操作码集合包括与以下各项相对应的操作码：第一写入请求类型和第一读取请求类型，其中第一写入请求类型和第一读取请求类型的请求被路由到主机存储器或图形存储器；以及第二写入请求类型和第二读取请求类型，其中第二写入请求类型和第二读取请求类型的请求用于被路由到边带网络。

关键词：操作码读取请求写入请求处置器路由解码电路系统计算引擎分立集合加速器结构图形存储器主机处理器主机存储器片上系统耦合到边带配置自由网络

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一种稀疏权重Fused-Layer卷积加速器结构的FPGA实现方法

一种稀疏权重Fused-Layer卷积加速器结构的FPGA实现方法

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作者：袁海英黎明昊 100124 北京市朝阳区平乐园100号

本发明公开了一种稀疏权重Fused‑Layer卷积加速器结构的FPGA实现方法，涉及数据载入模块和输入缓存、中间数据缓存、权重及其索引缓存、4个卷积层运算模块、1个池化层运算模块、稀疏权重索引模块、输出缓存和数据存储模块。其中卷积运... 详细信息

标准号: CN115688892A

本发明公开了一种稀疏权重Fused‑Layer卷积加速器结构的FPGA实现方法，涉及数据载入模块和输入缓存、中间数据缓存、权重及其索引缓存、4个卷积层运算模块、1个池化层运算模块、稀疏权重索引模块、输出缓存和数据存储模块。其中卷积运算模块包括T_m个独立的运算单元，每个单元部署独立的卷积核所执行的一个输出通道的运算，每个运算单元内部包含T_n个MAC，其对应T_n个输入通道的运算，MAC阵列后使用加法器树以避免大量累加操作带来时序压力，最终使用一个加法器和缓存进行不同组T_n输入通道以及卷积核内不同位置的累加运算，完成一个输出像素的全部计算。本发明降低片上权重存储的资源压力，避免了权重的片外数据传输。

关键词：权重输入通道运算单元运算模块卷积核卷积稀疏运算缓存卷积运算模块数据存储模块加速器结构时序加法器树累加运算片外数据输出缓存输出通道输出像素输入缓存索引缓存索引模块载入模块中间数据资源压力加法器累加池化存储传输部署

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一种新型射频电子加速器结构

一种新型射频电子加速器结构

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作者：刘咸生许晖周霖郭成伟 610000 四川省成都市郫县成都市郫都区成都现代工业港北片区港通北三路269号

本发明公开了一种新型射频电子加速器结构，其包括加速腔、耦合腔、封板和馈入波导，所述加速腔和耦合腔相互交替装配在一起，在最尾端的加速腔的轴向端面上设置封板，在加速腔、耦合腔以及封板的轴向端面都设计有束流孔，且封板上的束... 详细信息

标准号: CN110213879A

本发明公开了一种新型射频电子加速器结构，其包括加速腔、耦合腔、封板和馈入波导，所述加速腔和耦合腔相互交替装配在一起，在最尾端的加速腔的轴向端面上设置封板，在加速腔、耦合腔以及封板的轴向端面都设计有束流孔，且封板上的束流孔尺寸比其余束流孔尺寸小，在最尾端的加速腔径向侧壁上设置与加速腔相通的馈入波导。本发明创造的新型加速器结构取消了外聚焦系统，并通过优化设计，取消了腔端面的耦合孔结构，极大的降低了加工难度。

关键词：加速腔封板耦合腔束流波导馈入电子加速器加速器结构径向侧壁聚焦系统新型射频优化设计轴向端面尺寸比轴向端耦合孔腔端装配相通加工

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一种并行的图计算加速器结构

一种并行的图计算加速器结构

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作者：邓军勇莉兹·K·约翰宋爽邬沁哲杨博文田璞赵一迪 710121 陕西省西安市长安区西长安街

本发明公开一种并行的图计算加速器结构，包括：存储器、预处理电路、控制电路、数据访问单元、调度器、混合粒度处理单元和结果产生单元；其中，预处理电路将待处理的邻接稀疏矩阵图数据转换成独立稀疏列压缩格式CSCI，连同CSCI列标识... 详细信息

标准号: CN109949202B

本发明公开一种并行的图计算加速器结构，包括：存储器、预处理电路、控制电路、数据访问单元、调度器、混合粒度处理单元和结果产生单元；其中，预处理电路将待处理的邻接稀疏矩阵图数据转换成独立稀疏列压缩格式CSCI，连同CSCI列标识副本存入存储器；控制电路接收预处理电路发送的转换就绪指示信号，根据主机发送的图计算应用类型控制数据访问单元、混合粒度处理单元、结果产生单元的操作，并将主机发送的顶点索引发送到数据访问单元，数据访问单元、调度器、混合粒度处理单元和结果产生单元根据主机的信息相互交互操作，实现简单图的并行处理。本发明的结构高效实现了图计算中BFS或SSSP两种应用的并行处理，提高了有效带宽，加速了处理过程。

关键词：结果产生单元数据访问单元处理单元混合粒度图计算预处理电路存储器并行处理控制电路主机发送调度器发送加速器结构接收预处理顶点索引访问单元高效实现交互操作就绪指示控制数据稀疏矩阵压缩格式应用类型有效带宽邻接简单图图数据转换稀疏副本主机并行电路应用

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一种基于Winograd的可配置卷积阵列加速器结构

一种基于Winograd的可配置卷积阵列加速器结构

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作者：魏继增徐文富王宇吉郭炜 300072 天津市南开区卫津路92号

一种基于Winograd的可配置卷积阵列加速器结构，包括：激活值缓存模块、权重缓存模块、输出缓存模块、控制器、权重预处理模块、激活值预处理模块、权重转换模块、激活值矩阵转换模块、点乘模块、结果矩阵转换模块、累加模块、池化模块... 详细信息

标准号: CN110288086B

一种基于Winograd的可配置卷积阵列加速器结构，包括：激活值缓存模块、权重缓存模块、输出缓存模块、控制器、权重预处理模块、激活值预处理模块、权重转换模块、激活值矩阵转换模块、点乘模块、结果矩阵转换模块、累加模块、池化模块和激活模块。本发明的一种基于Winograd的可配置卷积阵列加速器结构，根据固定范式的Winograd卷积算法的运算特点，设计了位宽可配置的卷积阵列加速器，灵活满足不同神经网络以及不同卷积层对位宽的需求。另外，还设计了专用的数据位宽可配置的乘法器单元，从而提高了神经网络卷积运算的计算效率，降低了计算功耗。

关键词：卷积权重加速器结构预处理模块缓存模块可配置的神经网络转换模块激活可配置矩阵转换模块输出缓存模块乘法器单元激活模块计算效率结果矩阵卷积运算累加模块数据位宽控制器专用的加速器池化点乘对位功耗算法位宽运算灵活

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基于FPGA的时空图神经网络加速器结构

基于FPGA的时空图神经网络加速器结构

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作者：靳超黄典冯圣中 518055 广东省深圳市南山区西丽大学城笃学路9号

本发明公开了一种基于FPGA的时空图神经网络加速器结构，设计了张量和向量双加速模块并行处理的方式，向量加速模块执行稀疏矩阵相乘或者执行逐元素乘加运算，张量加速模块执行稠密矩阵相乘、偏置项相加以及不同激活函数的运算，而且系... 详细信息

标准号: CN114548391A

本发明公开了一种基于FPGA的时空图神经网络加速器结构，设计了张量和向量双加速模块并行处理的方式，向量加速模块执行稀疏矩阵相乘或者执行逐元素乘加运算，张量加速模块执行稠密矩阵相乘、偏置项相加以及不同激活函数的运算，而且系统控制模块控制所述张量加速模块和向量加速模块按照设定的计算时序完成与所述计算时序对应的计算，数据流控制模块控制张量加速模块和所述向量加速模块之间的数据流向以便循环完成计算，整个架构的设计实现了对三维时空图神经网络的高效处理，以简洁的方式实现了多功能函数的计算；由于可以实现多种神经网络模式的加速计算，可以向下兼容图卷积神经网络GCN和门控递归单元GRU等多种网络模型的加速，具备了更强的普适性。

关键词：加速模块神经网络相乘时序和向量时空图向量数据流控制模块神经网络模式系统控制模块加速器结构并行处理乘加运算稠密矩阵高效处理激活函数数据流向网络模型稀疏矩阵向下兼容普适性递归门控偏置相加运算三维架构

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卷积输入变换方法、硬件加速器和加速器结构确定方法

卷积输入变换方法、硬件加速器和加速器结构确定方法

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作者：李明峻沈小勇吕江波 518051 广东省深圳市南山区前海嘉里中心T2栋22层

本申请涉及一种卷积输入变换方法、硬件加速器和加速器结构确定方法。卷积输入变换方法包括：硬件加速器执行，硬件加速器中目标输入变换处理单元由基础输入变换处理单元和外围单元配置组合得到，外围单元将列向量分别与第一系数向量和... 详细信息

标准号: CN117077734A

本申请涉及一种卷积输入变换方法、硬件加速器和加速器结构确定方法。卷积输入变换方法包括：硬件加速器执行，硬件加速器中目标输入变换处理单元由基础输入变换处理单元和外围单元配置组合得到，外围单元将列向量分别与第一系数向量和各第二系数向量互相关运算得到第一互相关结果和多个第二互相关结果；基础输入变换处理单元根据基础输入变换参数矩阵与第一互相关结果的乘积得到列向量对应的第一输入变换结果向量元素；外围单元根据基础系数向量分别与各第二互相关结果的乘积得到列向量对应的第二输入变换结果向量元素；根据各列向量的输入变换结果向量确定输入特征矩阵对应的卷积输入变换结果。采用本申请能够实现提高硬件加速器的可配置性。

关键词：输入变换硬件加速器互相关列向量输入变换处理结果向量外围单元卷积系数向量矩阵互相关运算加速器结构参数矩阵基础系数可配置性输入特征向量申请配置

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