检索结果-内蒙古大学图书馆

计算机工程与应用 2012年第25期48卷 48-51,56页

作者：王艾昕辽宁科技学院工程实践中心辽宁本溪117004

在运用行列式Schur余子式算法的理论基础上,提出了对SIMD结构的并行机,可适用于对行列式按行分块并行处理算法,把一个n阶行列式的求值过程分解成相对独立的若干个二阶行列式的求值过程,而且它们的求值过程是相对独立的,具有并行性,从而... 详细信息

在运用行列式Schur余子式算法的理论基础上,提出了对SIMD结构的并行机,可适用于对行列式按行分块并行处理算法,把一个n阶行列式的求值过程分解成相对独立的若干个二阶行列式的求值过程,而且它们的求值过程是相对独立的,具有并行性,从而设计出n阶行列式求值的并行算法。给出了该算法的实现步骤,分析了算法的加速比;对算法进行了模拟实验,结果说明了其性能。

关键词：单指令多数据流并行计算机并行算法加速比

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面向BWDSP的SIMD编译优化技术研究与实现

面向BWDSP的SIMD编译优化技术研究与实现

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作者：黄胜兵中国科学技术大学

学位级别：硕士

BWDSP是一款采用分簇体系结构、支持SIMD的16发射的VLIW浮点运算数字信号处理器。由于其具有强大的并行处理能力,能够较好得满足实时信号处理的要求,被广泛应用于各种高性能计算领域。本文在面向BWDSP目标体系结构、基于开源编译基础设... 详细信息

BWDSP是一款采用分簇体系结构、支持SIMD的16发射的VLIW浮点运算数字信号处理器。由于其具有强大的并行处理能力,能够较好得满足实时信号处理的要求,被广泛应用于各种高性能计算领域。本文在面向BWDSP目标体系结构、基于开源编译基础设施Open64的OCC编译器上设计并实现了针对程序循环部分的SIMD编译优化技术及其后端相关编译优化。OCC编译器在其层次化的中间语言WHIRL上进行SIMD编译优化。优化之前首先对程序循环体进行循环嵌套优化,将其中一些具有特定格式的程序转换为BWDSP所支持的高效特殊操作指令。SIMD编译优化阶段首先对候选循环进行预分析,剔除那些不易进行SIMD优化的循环程序,然后再进行收益分析计算、依赖关系分析优化和单双字寻址模式判别,根据循环体特点和寄存器压力选择出循环体中能够进行SIMD优化的指令类型,OCC编译器采用两套寻址模式能够同时支持多簇单字和多簇双字、以及复数寄存器对的SIMD编译优化,最后根据分析结果选择出其所支持的向量化类型进行SIMD代码生成。本文采用一些常用的DSP算法程序作为测试,比较了SIMD优化前后程序的加速比,实验结果表明SIMD优化前后程序的性能能够得到很大的提升。OCC编译器后端的代码生成模块是与BWDSP体系结构最为密切相关的部分,因而有必要针对SIMD编译优化进行后端重定向。根据BWDSP的硬件资源和指令集特点,扩展后端代码生成模块中的各个阶段,完成SIMD编译后端相关的优化。该模块中主要阶段包括机器描述、SIMD指令注释、SIMD指令分簇、SIMD分簇寄存器分配和SIMD代码生成等。最后本文采用上述的DSP算法程序作为测试集,将面向BWDSP的OCC编译器和面向ADI TS201的C编译器进行SIMD优化后的性能对比,结果表明OCC编译器的SIMD优化性能大体是TS201 C编译器的2.5倍左右。

关键词： BWDSP 指令级并行 SIMD 编译优化单指令多数据流超长指令字

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BWDSP译码器自动验证及编译向量化的研究与实现

BWDSP译码器自动验证及编译向量化的研究与实现

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作者：郭连伟中国科学技术大学

学位级别：硕士

BWDSP是一款高性能数字信号处理器,同时兼容16位和32位定点数据格式,采用超长指令字架构,具有强大的并行处理能力,能较好的满足高速实时信号处理的应用要求。BWDSP具有多个执行簇,每个执行簇上有多个运算部件,同时提供了多种类型的向量... 详细信息

BWDSP是一款高性能数字信号处理器,同时兼容16位和32位定点数据格式,采用超长指令字架构,具有强大的并行处理能力,能较好的满足高速实时信号处理的应用要求。BWDSP具有多个执行簇,每个执行簇上有多个运算部件,同时提供了多种类型的向量化指令,为SIMD编译优化提供了大量的机会和支持。本文的主要工作包括两点。其一,设计并实现了BWDSP指令译码器的自动化验证平台；其二,在Open64编译基础设施的基础上研究并实现了基于高层WHIRL表示的支持BWDSP程序SIMD优化的编译算法。 DSP译码器自动化验证平台是在BWDSP译码器的基础上,为了验证不断变动的指令集译码器的正确性,基于面向对象的理念设计的一套译码器验证工具。平台的设计首次使用了面向对象的思想。自动化译码器验证方案能够很好的支持重用和扩展,针对指令集的变动和扩展,能够在极短的时间内完成对应的测试版本。本文在OPEN64编译基础设施的基础之上,提出并实现了基于高层WHIRL表示的SIMD向量化算法。算法主要在OPEN64的中间语言高层WHIRL上进行,以最内层循环为主要优化对象,通过一系列的分析和变换工作,发现并利用程序循环潜在的指令并行,将该类操作进行SIMD优化处理。此外,BWDSP指令集还包括一些特殊的向量化指令,针对这些指令,算法也增加了对应的SIMD替换过程,通过对特殊向量化机会的识别,找到并替换成特殊SIMD操作,从而在WHIRL树层次上完成特殊指令SIMD变换。特殊SIMD操作替换算法已经实现了BWDSP指令集中的所有特殊向量化指令的替换优化算法。最终的实验结果表明,基于高层WHIRL表示的SIMD优化算法在BWDSP上针对可合成单字和双字的循环程序能够分别取得平均6.30倍和4.15倍的加速比。这表明,基于树匹配的SIMD优化算法对循环程序的效率提高是非常可观的。

关键词：指令译码器指令对象模型单指令多数据流树节点替换特殊指令替

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面向LTE的高性能向量浮点MAC单元的研究与实现

面向LTE的高性能向量浮点MAC单元的研究与实现

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作者：吴铁彬国防科学技术大学

学位级别：硕士

YHFT-Matrix DSP是国防科学技术大学自主研发的一款面向LTE无线通信基站应用的高性能向量数字信号处理器,同时在图像处理、雷达信号和声纳处理领域也有着极其广泛的应用前景。该DSP采用VLIW结构,每周期最多能发射10条指令,工作主频500M... 详细信息

YHFT-Matrix DSP是国防科学技术大学自主研发的一款面向LTE无线通信基站应用的高性能向量数字信号处理器,同时在图像处理、雷达信号和声纳处理领域也有着极其广泛的应用前景。该DSP采用VLIW结构,每周期最多能发射10条指令,工作主频500MHz,峰值性能可达5000MIPS,能高效支持LTE、LTE-A、WiMAX等主流无线通信协议标准。本文依托“YHFT-Matrix DSP”的研发,旨在研究和设计面向LTE基站处理的高性能向量浮点乘加（FMAC）单元,研究了当前面向LTE应用的先进DSP结构特征,分析它们的主流体系结构和MAC性能需求,同时对LTE基站端处理的核心算法进行了分析研究,将这些算法映射到VLSI实现结构上,根据应用需求和算法映射结构研究设计了支持LTE核心算法硬件加速的高性能向量浮点MAC单元体系结构,包括16个同构的向量运算单元PE,每个PE均有一个支持双精度和双单精度操作的浮点MAC部件。在低延迟融合乘加结构基础上研究实现了5级全流水的多功能SIMD浮点MAC低功耗流水线,详细研究了乘加结构的关键路径延迟和5个流水站逻辑划分,实现了浮点MAC部件中关键运算模块的SIMD复用技术,支持3周期双精度和双单精度浮点乘法,5周期双精度和双单精度乘加、双单精度乘法后加法操作以及单精度浮点复数乘法。对所实现FMAC的RTL级描述设计了详细的模拟验证方案,进行了系统验证和覆盖率分析,结果表明验证覆盖了FMAC所有功能模块和浮点运算边界,同时依照逻辑延迟优化策略对FMAC部件的时序逻辑进行了优化,优化后基于TSMC的65nm工艺对FMAC进行了Design Complier综合,结果表明工作频率可达500MHz,功耗32.23mW,面积241740.5um2,整体性能比传统低延迟结构要高。整个向量浮点MAC单元500MHz下峰值处理性能达单精度浮点16GFMAC、双精度浮点8GFMAC、单精度浮点复数乘法4GFMAC,完全符合LTE协议的高标准性能要求。

关键词：长期演进向量处理器浮点乘累加单指令多数据流双单精度浮点乘加浮点复数乘法低功耗设计

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面向语音编解码算法的高性能SOC架构的研究

面向语音编解码算法的高性能SOC架构的研究

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作者：高路中国科学技术大学

学位级别：硕士

针对目前嵌入式应用中语音信号处理算法的实时性问题,本文在基于SPARC V8体系结构的开源RISC处理器的基础上,设计了一种高带宽的嵌入式SOC架构,很好的解决了MELP语音编解码的实时性问题。随着现代信息产业的发展和硅技术的进步,为了能... 详细信息

针对目前嵌入式应用中语音信号处理算法的实时性问题,本文在基于SPARC V8体系结构的开源RISC处理器的基础上,设计了一种高带宽的嵌入式SOC架构,很好的解决了MELP语音编解码的实时性问题。随着现代信息产业的发展和硅技术的进步,为了能够更有竞争力、新的通信类、消费类的计算机类产品设计都必须要迅速的提高功能性、可靠性和带宽,并且迅速的降低成本和功耗。在传统的SOC架构中,这些改进和提高很多是依赖于高集成的硅芯片的使用,其中很多数据密集型功能当前是通过寄存器传输级硬件技术来实现的,然而市场需求的多变性决定了这种开发模式的低效性。本文的主要工作和特色是: 1.给出了一种基于向量协处理器的SOC结构,这种结构以嵌入式32位RISC处理器为平台,通过添加定制的向量协处理器、扩展SIMD指令的方式来加速算法中的运算密集型模块。这种架构的原理是将核心运算模式用硬连线的逻辑模块替代,将逻辑模块与处理器流水线直接绑定。这种紧耦合的整合方式,不仅有效的硬件逻辑的功能吸收入处理器中,还可以将这些硬件逻辑完全置于软件的控制之下,为不同算法在该平台上的移植带来了方便。 2.提出了一种基于“影子”寄存器的通信模式,该结构可以以很小的代价使主CPU与协处理器的通信带宽增加一倍。它的原理是扩展CPU的寄存器文件,改变了处理器寄存器文件只有一个写端口、两个读端口的限制,使用额外的“影子”寄存器将协处理器与主CPU的通信带宽增加了一倍,大大改善了程序的执行效率。这里的“影子”寄存器仅仅复制了CPU原有寄存器文件的一小部分,控制逻辑相对简单,资源占用量很小。 3.给出了一种基于开源软、硬件的SOC设计平台。本文的主要研究成果均是基于欧洲宇航局(ESA)的开源32位RISC处理器LEON2为核心的SOC开发平台,文中给出了完整的开发流程和实现过程中使用的一系列开源软、硬件组件。以及开发过程中所用的开源编译、调试器、工作站等。这种使用开源技术的成功尝试,会预示着开源平台将成为未来SOC设计的一种新的选择。

关键词：片上系统设计 LEON2 协处理器单指令多数据流 “影子”寄存器

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小型地震数据采集系统的设计与实现

小型地震数据采集系统的设计与实现

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作者：潘家铭北京邮电大学

学位级别：硕士

石油是现代工业和现代文明的物质基础,是国民经济无法替代的重要能源和工业原料。地球物理勘探中的地震勘探采集技术能够完美地契合于石油勘探中,采集高质量的地震数据是资料解释成功的必要条件,发展地震数据采集系统对石油勘探有着重... 详细信息

石油是现代工业和现代文明的物质基础,是国民经济无法替代的重要能源和工业原料。地球物理勘探中的地震勘探采集技术能够完美地契合于石油勘探中,采集高质量的地震数据是资料解释成功的必要条件,发展地震数据采集系统对石油勘探有着重要意义。在城市周围的工程勘探中,经常使用人工造成的小型地震进行勘探,需要灵活便捷,低功耗、高效率、功能集中的数据采集软件。但目前的数据采集软件主要由国外大型采集软件垄断,功能拓展不便,使用成本高昂。本论文围绕小型地震采集系统中主机控制与记录部分的设计与实现这一课题展开。在易用性、数据处理效率、架构设计上进行改进并完成代码实现。首先对功能需求进行调研和分析,作出精简集中的功能设计。接着采用了不同的数据处理技术,对采集数据进行分析找出可并行部分,使用线程池、单指令多数据流等技术进行高效的并行处理,提升地震数据处理的速度。然后分析使用的采集设备、传输协议、地震数据存储格式等,结合winform使用设计模式对各个模块进行抽象良好的设计,降低模块之间的耦合性,使得软件易于拓展和维护。并在构建开销大的对象建立使用对象池,增加部分功能的响应速度。开发完成后,对各个模块进行单元测试,保证各个模块的鲁棒性和可用性。在Windows环境下对整体流程进行测试,保证结果的正确性。本课题依托实际的项目研发,设计开发出了能够满足实际需求的地震采集系统的桌面软件。测试结果证明工程管理、可视化、地震数据采集、地震数据处理均可正常工作,可以高效地服务于地震数据采集的工作。对地震采集系统的未来发展有一定理论和实用价值。

关键词：地震数据传输地震数据存储单指令多数据流 Winform线程池

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多簇VLIW DSP向量化相关编译技术研究

多簇VLIW DSP向量化相关编译技术研究

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作者：徐华叶中国科学技术大学

学位级别：硕士

BWDSP是一款高性能数字信号处理器,采用超长指令字(Vety LongInstruction Word, VILW)和单指令多数据流(Single Instruction Multiple Data, SIMD)体系结构。较通用处理器而言,VLIW将指令调度的工作交由编译器处理,对编译器提出了更多... 详细信息

BWDSP是一款高性能数字信号处理器,采用超长指令字(Vety LongInstruction Word, VILW)和单指令多数据流(Single Instruction Multiple Data, SIMD)体系结构。较通用处理器而言,VLIW将指令调度的工作交由编译器处理,对编译器提出了更多的要求,并且BWDSP本身提供了大量特殊指令,通用编译器无法合成这些特殊指令。本文的主要工作是将Open64重定向到BWDSP目标体系结构,然后在此基础上,结合目标体系结构的特性提出了基于存储位置的向量化算法和基于whirl树的向量化算法,以及特殊指令的合成算法框架。基于存储位置的向量化算法借助编译制导在前端将可合成向量化的循环进行标示,经过预处理、代码移动后合成向量化指令,然后对向量化指令调用支持向量化的分簇算法和支持向量化的寄存器分配算法,并在指令链上插入必要的簇间传输指令。最后的评估结果表明该算法对于计算密集型的程序有很大的性能提升。 Open64中间表示whirl具有清晰的树形结构,所以基于whirl树的向量化算法另辟蹊径,在中层whirl上对whirl树进行变换,加入向量化指令信息。该算法针对嵌套循环的最内层循环,进过预分析、特殊的向量化处理、预处理、SIMD指令合成、SIMD归约处理、SIMD后续处理等步骤,最终合成BWDSP体系结构中特殊的向量化指令。在基于whirl树的向量化算法的基础上,本文还提出了针对BWDSP的特殊指令的合成算法框架。特殊指令合成算法框架首先对特殊指令进行建模,分析出合理匹配指令的whirl树框架,在机器描述以及whirl语言中增加关于特殊指令的操作码和操作符信息,最终对whirl树进行匹配,将符合匹配框架的whirl树替换为新生成的包含特殊指令操作符的whirl node,达到合成特殊指令的效果。该算法框架已经在MIN、MAX指令的合成中得到了初步的验证。

关键词：超长指令字单指令多数据流编译优化技术向量化特殊指令合成

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嵌入式可编程GPU统一渲染着色器的设计与实现

嵌入式可编程GPU统一渲染着色器的设计与实现

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作者：何欣湖南大学

学位级别：硕士

随着计算机视觉图像模型越来越复杂,固定流水线的图形处理器显示出的图形无法满足需求。同时,可编程着色器语言的快速发展,使得统一着色器硬件图形处理变得可行。如今可编程统一着色器图形处理器成为国内外的重要研究领域之一。本文在... 详细信息

随着计算机视觉图像模型越来越复杂,固定流水线的图形处理器显示出的图形无法满足需求。同时,可编程着色器语言的快速发展,使得统一着色器硬件图形处理变得可行。如今可编程统一着色器图形处理器成为国内外的重要研究领域之一。本文在计算机图形学的基础上,分析了图形处理时图形平移、缩放、旋转等变换所需要的的基本算术逻辑运算。再通过开放图形库模型,分析了图形处理器处理的基本图元,包括点图元、线段图元、三角形图元等。再通过分析着色器C语言编译后的汇编代码,得出了单指令多数据流结构,即每条指令可以有多个基本算术逻辑单元的。使用Verilog HDL实现了图形处理器所需要的基本逻辑运算,包括单精度浮点加法、减法、乘法、倒数、开方、倒数开方和定点数正弦、余弦运算、单精度浮点数转定点数、定点数转单精度浮点数。其中单精度倒数、开方、倒数开方和定点正弦和余弦算法采用查表法实现,与传统的迭代法相比,该查表方法更适合使用在图形处理器上。同时在五级流水线体系结构的基础上,完成了由四个逻辑执行单元组成的单指令多数据流结构,并且给出了128位长度的运算指令集使用2048个运算单元组成了数据并行阵列,此阵列就是统一着色器运行的硬件。整个设计通过仿真验证和在Xilinx的zyq7000系列的020clg484硬件平台在线测试,结果表明该设计达到预期要求。本课题为研发国产可编程统一着色器架构的图形处理做了有益探讨,对国产图形处理器有积极作用。

关键词： Verilog HDL 图形处理器统一着色器单精度浮点数单指令多数据流开放图形库

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基于ARM Cortex-A8平台的VC-1视频解码优化

基于ARM Cortex-A8平台的VC-1视频解码优化

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作者：戴晓雄华中科技大学

学位级别：硕士

随着移动互联网的飞速发展，智能终端设备用户对视频的消费需求越来越大。虽然硬件解码的方式能够满足视频流畅播放的需求，但受限于编码方式和封装格式的限制，满足不了用户多样化的需求。因此，有必要针对特定的视频格式做软解码优化... 详细信息

随着移动互联网的飞速发展，智能终端设备用户对视频的消费需求越来越大。虽然硬件解码的方式能够满足视频流畅播放的需求，但受限于编码方式和封装格式的限制，满足不了用户多样化的需求。因此，有必要针对特定的视频格式做软解码优化，为用户带来更好的视频消费体验。 VC-1是微软在其WMV9(Windows Media Video9)基础上开发的新一代视频编解码技术，整合了MPEG以及H.264的优点，压缩率与H.264相当，复杂度却大约只有H.264的50%，在不同的视频应用领域都有着广泛的应用。在分析了Cortex-A8处理器架构的基础之上着重研究NEON协处理器架构与技术特征。同时，研究了VC-1编解码基本流程与关键技术，分析了VC-1采取的创新点，对适用于SIMD(Single Instruction Multiple Data,单指令多数据流)加速的解码模块进行算法分析，并给出相应的NEON优化方案。最后以iPad1为测试环境，对优化后的解码器进行性能测试，最终测试结果表明，采用NEON优化技术可以提高VC-1解码性能达30%以上。

关键词：智能终端视频编码方案一解码优化单指令多数据流

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基于ARMv8架构的H.265/HEVC视频解码优化

基于ARMv8架构的H.265/HEVC视频解码优化

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作者：彭旭康华中科技大学

学位级别：硕士

相比H.264/AVC视频编码标准,H.265/HEVC提供了更为灵活、可靠和稳定的编解码方案,极大地提高了视频的压缩效率,但对应的解码流程也会变得更加复杂,对处理器运算性能要求很高。ARMv8是ARM推出的新一代移动CPU架构,它带来的64位ARM架构将... 详细信息

相比H.264/AVC视频编码标准,H.265/HEVC提供了更为灵活、可靠和稳定的编解码方案,极大地提高了视频的压缩效率,但对应的解码流程也会变得更加复杂,对处理器运算性能要求很高。ARMv8是ARM推出的新一代移动CPU架构,它带来的64位ARM架构将开启移动计算的新时代,被广泛用于最新一代的移动设备。针对ARMv8架构下的H.265/HEVC解码流程进行优化,能够让移动终端用户享受到更流畅、更高清的H.265/HEVC视频,能够促进H.265/HEVC标准在移动网络视频业务方面的推广与普及,对推动移动平台视频应用行业的发展有着重大意义。课题着重研究H.265/HEVC解码流程与相关技术,对整个解码流程进行耗时分析,确定将逆向DCT变换部分和运动补偿部分作为课题优化的瓶颈模块。具体思路是利用单指令多数据流(SIMD,Single Instruction Multiple Data)技术优化逆向DCT变换和亚像素插值部分的并行模块,然后针对AArch64指令集架构进行编译优化,使解码流程运行在64位ARM架构下来提高优化性能,从而达到最终优化效果。课题以FFmpeg中的HEVC解码部分作为研究原型,利用NEON指令集和AArch64执行状态来实现具体优化方案,最后在采用ARMv8架构的iPhone 6 plus上运行优化前后的解码器部分,播放多个视频样本得到测试结果。实验结果主要分为优化前,32位NEON优化后,AArch64和64位NEON指令集优化后。三组结果对比显示:采用NEON优化H.265/HEVC解码过程整体可以提高30%左右的性能,进一步针对AArch64执行状态优化可以在原有的NEON优化基础上提高10%左右的性能。

关键词： H.265 ARMv8 AArch64 单指令多数据流 FFmpeg 视频解码

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