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AND代表“并且”；OR代表“或者”；NOT代表“不包含”；(注意必须大写,运算符两边需空一格)

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范例一：(K=图书馆学 OR K=情报学) AND A=范并思 AND Y=1982-2016
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机构

5 篇 瑞昱半导体股份有...
4 篇 北京兆易创新科技...
4 篇 三星电子株式会社
4 篇 深圳市中兴微电子...
2 篇 精工爱普生株式会...
2 篇 西安爱芯元智科技...
2 篇 北京大学
2 篇 上海兆芯集成电路...
1 篇 中国人民解放军国...
1 篇 上海壁仞科技股份...
1 篇 中国人民解放军国...
1 篇 三洋半导体株式会...
1 篇 三星半导体研究开...
1 篇 国际商业机器公司
1 篇 上海交通大学
1 篇 三洋电机株式会社

作者

4 篇 潘荣华
4 篇 薛子恒
2 篇 罗宇诚
2 篇 詹姆斯·r·隆柏格
2 篇 佐藤英树
2 篇 孟祥刚
2 篇 李峄
2 篇 沈威志
2 篇 潘友仁
2 篇 王秋实
2 篇 石健玮
2 篇 蒋曦
2 篇 李日农
2 篇 张柯
2 篇 孙军凯
2 篇 冯建华
2 篇 陈莹晏
2 篇 黄超
2 篇 林振东
2 篇 李奉炫

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31 篇 中文

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共 31 条记录，以下是21-30 订阅

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可容软错误的扫描链触发器

可容软错误的扫描链触发器

引用

作者：王秋实冯建华 100871 北京市海淀区颐和园路5号北京大学

本发明涉及集成电路技术的可靠性领域。公开了一种可容软错误的扫描链触发器，包括多路选择器(MUX)、并行触发器模块(Multi‑FF)、软错误处理单元(C‑element)以及保持电路(Keeper)。本发明提供的可容软错误的扫描链触发器有三种工作模式... 详细信息

标准号: CN103391102B

本发明涉及集成电路技术的可靠性领域。公开了一种可容软错误的扫描链触发器，包括多路选择器(MUX)、并行触发器模块(Multi‑FF)、软错误处理单元(C‑element)以及保持电路(Keeper)。本发明提供的可容软错误的扫描链触发器有三种工作模式，分别为容错模式、扫描测试模式和低功耗模式。与已有的可容软错误的扫描链触发器(EC design)相比较，本发明在性能(面积、功耗、延迟)得到改善的前提下，功能完全相同，并简化了扫描测试时的控制时序，从原来的4个控制时钟简化为1个控制时钟，使之更容易应用于正常的ATE扫描测试。

关键词：触发器扫描链控制时钟扫描测试错误处理单元集成电路技术扫描测试模式触发器模块低功耗模式多路选择器工作模式控制时序容错模式功耗延迟并行电路应用

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一种数模混合芯片的信号管理方法和装置

一种数模混合芯片的信号管理方法和装置

引用

作者：薛子恒潘荣华 100083 北京市海淀区学院路30号科大天工大厦A座12层

本发明提供了一种数模混合芯片的信号管理方法和装置，以解决数模混合芯片在扫描测试模式下的测试覆盖率和故障覆盖率低的问题。所述方法包括：对数模混合芯片中的数字电路的输出信号进行组合逻辑处理，并将组合逻辑处理后的信号传入到... 详细信息

标准号: CN104345263A

本发明提供了一种数模混合芯片的信号管理方法和装置，以解决数模混合芯片在扫描测试模式下的测试覆盖率和故障覆盖率低的问题。所述方法包括：对数模混合芯片中的数字电路的输出信号进行组合逻辑处理，并将组合逻辑处理后的信号传入到寄存器中；将传入到寄存器中的信号传输至数字电路；其中，寄存器中的信号被测试电路确定为高电平或低电平。所以对寄存器中的信号可控。数字电路的状态可以通过扫描数字电路的输出管脚被探测得到，进一步对数字电路进行扫描测试，从而提高了数字电路的测试覆盖率和故障覆盖率。

关键词：数字电路寄存器测试覆盖率故障覆盖率数模混合组合逻辑芯片扫描测试模式测试电路混合芯片进行扫描扫描数字输出信号信号传输信号管理管脚电路探测

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一种芯片测试方法和装置

一种芯片测试方法和装置

引用

作者：薛子恒潘荣华 100083 北京市海淀区学院路30号科大天工大厦A座12层

本发明提供了一种芯片测试方法和装置，以解决为了测试芯片在芯片上额外增加管脚，造成芯片面积和设计成本增加的问题。所述方法包括：接收到扫描指令后产生扫描模式信号；扫描模式信号令芯片处于扫描测试模式或工作模式；当芯片处于扫... 详细信息

标准号: CN104345265A

本发明提供了一种芯片测试方法和装置，以解决为了测试芯片在芯片上额外增加管脚，造成芯片面积和设计成本增加的问题。所述方法包括：接收到扫描指令后产生扫描模式信号；扫描模式信号令芯片处于扫描测试模式或工作模式；当芯片处于扫描测试模式时，利用扫描模式信号并复用芯片的多个原有工作管脚产生对应的扫描所需信号；利用扫描所需信号进行芯片测试操作。本发明在不增加芯片管脚的基础上，复用芯片的原有工作管脚产生扫描所需信号，对芯片中的所有单元进行测试，满足芯片的DFT要求，从而节省芯片的面积和设计成本。

关键词：芯片扫描测试模式扫描模式信号扫描复用芯片设计成本工作管芯片测试方法测试芯片工作模式扫描模式扫描指令芯片测试芯片管脚芯片面积对芯片管脚

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半导体装置、物理量传感器、电子设备以及移动体

半导体装置、物理量传感器、电子设备以及移动体

引用

作者：佐藤英树日本东京

本发明提供一种半导体装置、物理量传感器、电子设备以及移动体，其通过使用通用性较高且扫描测试设计较为简单的方法，从而能够抑制电路规模增加且提高故障检测率。半导体装置（1）包括具有扫描测试模式的数字电路（2）。数字电路（2... 详细信息

标准号: CN104076273A

本发明提供一种半导体装置、物理量传感器、电子设备以及移动体，其通过使用通用性较高且扫描测试设计较为简单的方法，从而能够抑制电路规模增加且提高故障检测率。半导体装置（1）包括具有扫描测试模式的数字电路（2）。数字电路（2）具有：第一触发器（10、12、14、15或者18），其在扫描测试模式下构成扫描链的一部分；第一选择器（20、21、22、23或者24），其被设置于第一触发器的输入侧。第一选择器在非扫描测试模式下选择第一信号，而在扫描测试模式下选择与第一信号不同的第二信号。

关键词：扫描测试模式半导体装置数字电路触发器选择器物理量传感器故障检测率电路规模电子设备扫描测试扫描链移动体

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扫描时脉产生器以及扫描时脉产生方法

扫描时脉产生器以及扫描时脉产生方法

引用

作者：陈莹晏林振东李日农中国台湾新竹市

本发明公开了一种扫描时脉产生器及扫描时脉产生方法，用以提供测试多个待测元件所需的多个芯片内扫描时脉，该扫描时脉产生器包含有：一接收电路，用来接收一芯片外扫描时脉；以及一时脉处理电路，耦接于该接收电路，用来根据所接收的... 详细信息

标准号: CN103809104A

本发明公开了一种扫描时脉产生器及扫描时脉产生方法，用以提供测试多个待测元件所需的多个芯片内扫描时脉，该扫描时脉产生器包含有：一接收电路，用来接收一芯片外扫描时脉；以及一时脉处理电路，耦接于该接收电路，用来根据所接收的该芯片外扫描时脉来产生该多个芯片内扫描时脉；其中该多个芯片内扫描时脉的时脉缘彼此错开，以及该扫描时脉产生器与该多个待测元件设置于同一芯片中。本发明扫描时脉产生器，能够减少芯片在扫描测试模式下因为需要多个扫描时脉输入而造成针脚被占用的情况，同时可产生多组不同相位的内部扫描时脉亦可达到降低瞬间测试功率的目的。

关键词：时脉扫描芯片接收电路扫描测试模式针脚测试功率处理电路内部扫描

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适用于片上系统的扫描测试控制电路

适用于片上系统的扫描测试控制电路

引用

作者：王金城 215021 江苏省苏州市工业园区国际科技园科技广场7楼

公开一种适用于片上系统的扫描测试控制电路。所述片上系统包括多个电源门控模块和多个非电源门控模块，所述扫描测试控制电路包括：与所述多个电源门控模块对应的多个二选一电路，每个二选一电路的第一输入端接收电源门控信号，第二输... 详细信息

标准号: CN103983912A

公开一种适用于片上系统的扫描测试控制电路。所述片上系统包括多个电源门控模块和多个非电源门控模块，所述扫描测试控制电路包括：与所述多个电源门控模块对应的多个二选一电路，每个二选一电路的第一输入端接收电源门控信号，第二输入端接收扫描测试模式的电源门控信号，控制端接收扫描模式信号，输出端连接到电源门控模块的门控晶体管的栅极；多个屏蔽电路，每个屏蔽电路连接在一个电源门控模块和一个非电源门控模块之间，选择性地输出0或1。

关键词：电源门控控制电路片上系统屏蔽电路扫描测试输入端电路扫描测试模式扫描模式信号选择性地晶体管输出端连接门控

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可容软错误的扫描链触发器

可容软错误的扫描链触发器

引用

作者：王秋实冯建华 100871 北京市海淀区颐和园路5号北京大学

本发明涉及集成电路技术的可靠性领域。公开了一种可容软错误的扫描链触发器，包括多路选择器(MUX)、并行触发器模块(Multi-FF)、软错误处理单元(C-element)以及保持电路(Keeper)。本发明提供的可容软错误的扫描链触发器有三种工作模式... 详细信息

标准号: CN103391102A

本发明涉及集成电路技术的可靠性领域。公开了一种可容软错误的扫描链触发器，包括多路选择器(MUX)、并行触发器模块(Multi-FF)、软错误处理单元(C-element)以及保持电路(Keeper)。本发明提供的可容软错误的扫描链触发器有三种工作模式，分别为容错模式、扫描测试模式和低功耗模式。与已有的可容软错误的扫描链触发器(EC design)相比较，本发明在性能(面积、功耗、延迟)得到改善的前提下，功能完全相同，并简化了扫描测试时的控制时序，从原来的4个控制时钟简化为1个控制时钟，使之更容易应用于正常的ATE扫描测试。

关键词：触发器扫描链扫描测试错误处理单元集成电路技术扫描测试模式触发器模块时序工作模式容错模式低功耗选择器多路功耗延迟电路

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半导体集成电路

半导体集成电路

引用

作者：西山贵子伊东秀男日本国大阪府守口市京阪本通2丁目5番5号

本发明提供一种在扫描测试时，能防止允许动作频率低的电路(例如模拟电路)的破坏的半导体集成电路。扫描测试模式信号为“1”时，第一AND电路(11)、第二AND电路(12)的输出信号固定在低电平，OR电路(13)的输出信号固定在高电平。因此，... 详细信息

标准号: CN101408587B

本发明提供一种在扫描测试时，能防止允许动作频率低的电路(例如模拟电路)的破坏的半导体集成电路。扫描测试模式信号为“1”时，第一AND电路(11)、第二AND电路(12)的输出信号固定在低电平，OR电路(13)的输出信号固定在高电平。因此，在扫描测试时，第四触发器(FF4)～第六触发器(FF6)的输出信号不传播到第一～第三模拟电路(21)～(23)。而在通常动作时，第四触发器(FF4)～第六触发器(FF6)的输出信号传播到第一～第三模拟电路(21)～(23)。

关键词：输出信号触发器模拟电路电路扫描测试半导体集成电路扫描测试模式动作频率固定传播

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可扫描动态逻辑锁存器电路

可扫描动态逻辑锁存器电路

引用

作者： H·C·恩戈 J·B·库安格 J·D·沃诺克 D·F·温德尔美国纽约阿芒克

一种可扫描锁存器，包括具有至少一个动态逻辑门的逻辑前端，该动态逻辑门具有执行普通布尔逻辑运算的逻辑树。动态逻辑门与扫描下拉逻辑树相组合，该扫描下拉逻辑树耦合到扫描保持锁存器输出以及动态逻辑门的动态节点。扫描时钟和普通... 详细信息

标准号: CN101174831B

一种可扫描锁存器，包括具有至少一个动态逻辑门的逻辑前端，该动态逻辑门具有执行普通布尔逻辑运算的逻辑树。动态逻辑门与扫描下拉逻辑树相组合，该扫描下拉逻辑树耦合到扫描保持锁存器输出以及动态逻辑门的动态节点。扫描时钟和普通时钟确定逻辑电路是在普通逻辑模式下还是在扫描测试模式下。静态输出锁存器具有响应于动态节点逻辑状态的至少一个输入。响应于扫描时钟或者普通时钟的逻辑状态而由动态逻辑门的逻辑树或者扫描电路的扫描下拉逻辑树来设置动态节点的所评估状态。

关键词：动态逻辑逻辑树动态节点扫描下拉逻辑状态普通时钟扫描时钟锁存器布尔逻辑运算扫描测试模式扫描锁存器静态输出普通逻辑扫描电路耦合响应电路评估

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基于电路分割的低功耗扫描测试方法

基于电路分割的低功耗扫描测试方法

引用

作者：陈进杜敏郭筝 200240 上海市闵行区东川路800号

一种测试技术领域的基于电路分割的低功耗扫描测试方法，步骤如下：1)电路分割：对设计进行逻辑划分，划分后一个逻辑部分对应一个扫描测试模式；2)扫描时钟设计：对各个逻辑部分进行扫描测试时，每一时刻只有一个逻辑部分的扫描时序单... 详细信息

标准号: CN100346167C

一种测试技术领域的基于电路分割的低功耗扫描测试方法，步骤如下：1)电路分割：对设计进行逻辑划分，划分后一个逻辑部分对应一个扫描测试模式；2)扫描时钟设计：对各个逻辑部分进行扫描测试时，每一时刻只有一个逻辑部分的扫描时序单元的时钟可控制；3)独立扫描链电路设计：对于整个设计进行逻辑分割后，各个划分的测试逻辑部分是互异的关系；4)输入输出复用：划分的多个逻辑部分都有对应的扫描链，各逻辑部分的扫描链通过多路选择器复用共同的输入输出端口。本发明减少了同时进行扫描测试的扫描触发器的数量，大大降低了瞬时测试功耗，平均功耗也有所降低，从而避免了芯片在测试过程中由于功耗过大而失效。

关键词：扫描链电路分割进行扫描输入输出复用测试技术领域扫描测试方法扫描测试模式扫描时序单元扫描触发器测试功耗测试过程测试逻辑电路设计逻辑分割逻辑划分平均功耗扫描时钟低功耗选择器多路功耗芯片

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