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文献类型

293 篇 专利
57 篇 学位论文
12 篇 期刊文献
3 篇 会议

馆藏范围

365 篇 电子文献
0 种 纸本馆藏

日期分布

学科分类号

72 篇 工学
- 58 篇 电子科学与技术（可...
- 14 篇 信息与通信工程
- 10 篇 光学工程
- 3 篇 电气工程
- 3 篇 计算机科学与技术...
- 1 篇 力学（可授工学、理...
- 1 篇 仪器科学与技术
- 1 篇 水利工程
1 篇 军事学
- 1 篇 军队指挥学
1 篇 管理学
- 1 篇 管理科学与工程(可...

主题

72 篇 时钟数据恢复电路
16 篇 锁相环
10 篇 压控振荡器
8 篇 光纤通信
5 篇 相位插值器
5 篇 电路设计
5 篇 serdes
5 篇 cmos工艺
5 篇 抖动
5 篇 鉴相器
4 篇 电荷泵
4 篇 判决反馈均衡器
4 篇 低抖动
4 篇 高速串行接口
3 篇 线性度
3 篇 低功耗
3 篇 串行解串器
3 篇 均衡器
3 篇 相位插值
3 篇 环形压控振荡器

机构

24 篇 东南大学
12 篇 瑞昱半导体股份有...
12 篇 哈尔滨工业大学
10 篇 硅谷数模国际有限...
10 篇 北京大学
10 篇 硅谷数模半导体有...
8 篇 武汉飞鹏光科技有...
7 篇 联咏科技股份有限...
7 篇 三星电子株式会社
7 篇 成都电科星拓科技...
7 篇 电子科技大学
6 篇 桂林电子科技大学
6 篇 英特格灵芯片有限...
6 篇 西安电子科技大学
6 篇 中国科学技术大学
5 篇 华中科技大学
5 篇 北京集创北方科技...
5 篇 瑞萨电子株式会社
5 篇 中兴通讯股份有限...
5 篇 苏州旭创科技有限...

作者

8 篇 侯平胜
8 篇 王永生
7 篇 吕方旭
7 篇 韩维佳
6 篇 叶哲维
6 篇 王军宁
6 篇 巨浩
6 篇 王进祥
6 篇 方咏仁
6 篇 李奇
6 篇 付方发
6 篇 王裕翔
5 篇 李蓝
5 篇 胡峰
5 篇 武宇轩
5 篇 董超然
5 篇 黄森
5 篇 胡友谊
5 篇 魏建宁
5 篇 郭凯乐

语言

365 篇 中文

检索条件"主题词=时钟数据恢复电路"

共 365 条记录，以下是31-40 订阅

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详细简洁

排序：

应用于高速SerDes的时钟数据恢复电路设计

应用于高速SerDes的时钟数据恢复电路设计

引用

作者：杨海玲北京大学

学位级别：硕士

随着光网络通信技术的发展，当前串行通信传输速率已达10Gbps以上，对于CDR电路的研究主要集中于高速应用和低功耗设计。本文基于SMIC13 CMOS工艺设计了一种面向RapidIO1.3传输标准，支持Level ISR传输的高速低功耗CDR电路，并按自顶向... 详细信息

随着光网络通信技术的发展，当前串行通信传输速率已达10Gbps以上，对于CDR电路的研究主要集中于高速应用和低功耗设计。本文基于SMIC13 CMOS工艺设计了一种面向RapidIO1.3传输标准，支持Level ISR传输的高速低功耗CDR电路，并按自顶向下的设计方法，介绍了围绕高速和低功耗设计展开的结构设计和优化方案。\n 传统的几种CDR结构分别基于PLL、DLL、相位插值等。本文在分析比较了以上各种CDR结构的基础上，结合RapidIO物理层电气规范，提出了一种采用模拟相位插值器的CDR电路，这种电路不仅具有本征稳定特性，且避免了VCO的使用，从而消除VCO导致的积累性抖动，优化系统抖动特性。\n RapidIO Level ISR传输标准要求所设计的CDR需支持三种数据传输率，包括1.25/2.5/3.125Gbaud。为了降低系统采样时钟频率，所设计的CDR采用半速率体系。考虑到电路需提供三种频率的时钟，设计中采用带宽自适应PLL电路，使其在高频输出下也能保持低抖动值。此外，电路模块设计中引入了CML逻辑单元，不仅提高了系统的高速性能，且适于差分信号的应用。\n CDR的功耗分布仿真结果显示，CML电路（包括PD，串行解串器等）总功耗占CDR环路的40％。因此，对CDR的低功耗优化主要集中在CML电路部分，包括CML单元的结构优化，以及对PD模块的结构优化。前者使单个CML单元的静态功耗降低，而后者则从模块结构上进一步改进，在保持鉴相精确度的同时降低模块功耗。此外，用数字控制单元替代电荷泵和低通滤波器，不仅降低了系统的静态功耗，也减小了电路设计复杂度。\n 改进后的CDR基于SMIC13 CMOS工艺的实现，仿真结果显示，所设计的高速低功耗CDR在1.25/2.5/3.125Gbaud时的电路总抖动分别为11.2/14.7/25.4ps，满足设计要求。在1.2V工作电压下，电路总功耗为20.7mW。与低功耗改进前相比，CDR电路总功耗降低了11.9％，其中CDR主环路功耗降低约33.4％，对于多通道传输应用的功耗降低有着显著意义。

关键词：时钟数据恢复电路结构设计传输标准功耗分布仿真分析

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40Gbps全速率时钟数据恢复电路

40Gbps全速率时钟数据恢复电路

引用

作者：周福昊东南大学

学位级别：硕士

信息通信技术一直在影响着我们的日常生活,技术的进步使得大量的现代电子设备能够普遍地使用无线通信技术。随着通信技术的发展,信号传输速率大幅度提高,工业应用和消费者的需求都对通信技术提出了更高的要求。在超高速数据传输应用中,... 详细信息

信息通信技术一直在影响着我们的日常生活,技术的进步使得大量的现代电子设备能够普遍地使用无线通信技术。随着通信技术的发展,信号传输速率大幅度提高,工业应用和消费者的需求都对通信技术提出了更高的要求。在超高速数据传输应用中,串行通信技术逐渐成为了数据通信的主要方式。时钟数据恢复电路(Clock and data recovery,CDR)是接收系统中的核心模块,决定了接收器的性能,对于整个串行通信系统十分重要。本文基于TSMC 40 nm LP CMOS工艺设计了一款工作于40Gbps的基于锁相环型全速率非线性的高速CDR电路。主要模块包括:鉴相器、V/I转换器、环路滤波器、LC压控振荡器以及缓冲器等。本文对非线性CDR的抖动特性进行了详细的分析,并且构建了抖动模型,用于指导后续的电路参数设计。在本次设计中,鉴相器模块采用的是经过改进的Alexander鉴相器。为了让电路能够工作在40Gbps上,采用了大量电流模逻辑结构的D触发器、锁存器和异或门。其中,异或门采用的是对称结构,并与V/I转换器以电流镜的方式连接到一起,可以提高电路的工作速度,并且有效地减小电流失配。为了进一步提高电路的工作速度,对传统的Alexander鉴相器结构进行了改进。通过改变异或门的输入端,使电路的结构更加对称,同时减小了异或门的输入寄生电容对采样端口的影响,有利于降低时钟漂移。压控振荡器模块采用的是电感电容式压控振荡器,针对调谐范围、线性度和相位噪声等关键性指标,对电容和电感的Q值、交叉耦合对和尾电流管的尺寸进行了参数优化,同时采用了变容管阵列来增加压控振荡器的调谐范围。本文给出了40Gbps CDR的电路设计、前仿真结果、版图设计和后仿真结果。电路的整体版图面积为525μm×525μm。后仿结果显示,在1.1V电源电压下,本次设计的时钟数据恢复电路能够成功地从40Gbps的输入数据中恢复出时钟信号和数据信号。在TT工艺角下,压控振荡器的调谐范围为39.5GHz-41.4GHz,当压控振荡器的振荡频率在40GHz时,相位噪声为-95.97d Bc/Hz@1MHz。环路的锁定时间为65ns,恢复出的时钟峰峰值抖动为0.385ps,即相对抖动约为0.0154 UI,恢复出的数据峰峰值抖动为1.79ps,即相对抖动约为0.0716UI,均能满足指标要求。

关键词：时钟数据恢复电路锁相环全速率

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12.5Gb/s时钟数据恢复电路设计及6.25Gb/s SerDes接收芯片集成

12.5Gb/s时钟数据恢复电路设计及6.25Gb/s SerDes接收芯片集成

引用

作者：杨婧东南大学

学位级别：硕士

随着信息流量需求的不断增大，传统的并行接口技术阻碍了数据传输速率的进一步提高。过去主要应用于光纤通信的串行通信技术——SerDes正在逐渐取代并行接口技术，成为如今高速接口技术的主流。因此，设计具有自主知识产权的SerDes收发... 详细信息

随着信息流量需求的不断增大，传统的并行接口技术阻碍了数据传输速率的进一步提高。过去主要应用于光纤通信的串行通信技术——SerDes正在逐渐取代并行接口技术，成为如今高速接口技术的主流。因此，设计具有自主知识产权的SerDes收发机IP核成为当前研究所及高校的主要研究内容之一。\n 本文研究内容主要包括两个方面:12.5Gb/s半速率时钟数据恢复电路(CDR)的设计及6.25Gb/sSerDes接收芯片的系统集成，设计工艺均为TSMC0.18μmCMOS工艺。\n 6.25Gb/sSerDes接收芯片包括CDR、十分接、字对齐及10B/8B解码电路，已经完成测试工作。采用1.8V的供电电压，在输入数据为6.25Gb/s编码数据时，可以成功恢复出3.125GHz的时钟信并顺利实现后续的十分接功能，字对齐及解码器工作正常。二分接及十分接逻辑正确，十分接眼图清晰，张开度较大，均方抖动25.5ps，五分频的眼图清晰，睁开较大，均方抖动为21.8ps。芯片解码后最终输出稳定正确，符合系统要求。整体电路版图面积为1.25×0.975mm2，电路的整体功耗为168.84mW，以较低功耗实现了6.25Gb/sSerDes接收芯片的功能。\n 12.5Gb/s半速率CDR的设计经后仿真验证，在输入数据为12.5Gb/s伪随机数据时，可以成功恢复出6.25GHz的时钟信并顺利实现后续的二分接功能。环路捕捉范围500MHz以上。环路锁定后，半速率时钟及二分接数据逻辑正确，眼图清晰、张开较大，时钟峰峰抖动为13.36ps，数据峰峰抖动为15.21ps，满足系统设计指标。芯片面积仅为0.476×0.538=0.256mm2。在TSMC0.18μm工艺下以较小的面积实现了12.5Gb/s半速率CDR的设计。该芯片已于2012年1月送出流片。

关键词：解串器接收芯片时钟数据恢复电路鉴相器串行通信技术 CMOS工艺

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光通信中时钟数据恢复电路的研究

光通信中时钟数据恢复电路的研究

引用

作者：钟鸣广东工业大学

学位级别：硕士

随着人工智能的兴起,大数据时代的来临,有线通信的数据传输速率越来越高,其数据率更是达到了每十年翻两倍的增长率。随着数据传输速率的增长,同轴电缆在高速传输过程中出现了高损耗、大体积和高功耗等缺点。与金属相比,光纤具有较低的... 详细信息

随着人工智能的兴起,大数据时代的来临,有线通信的数据传输速率越来越高,其数据率更是达到了每十年翻两倍的增长率。随着数据传输速率的增长,同轴电缆在高速传输过程中出现了高损耗、大体积和高功耗等缺点。与金属相比,光纤具有较低的损耗和较小的体积,因此光纤通信有很大可能成为解决高速通信瓶颈的重要方式。光通信系统主要包括电光发射机和光电接收机两部分。其中光电接收机由光电二极管,跨阻放大器,限幅放大器,时钟数据恢复(Clock and Data Recovery,CDR)电路和输出驱动器组成。CDR电路是光电接收机的核心电路,其电路性能决定了整个接收机的性能,是系统中不可替代的模块。它在系统中的作用在于从输入的信号中恢复出正确的采样时钟,并对数据进行重新采样以获得高质量的数据。随着数据传输速率的提升,CDR电路的工作速率也在不断地提高。高速率的时钟信号需要较强驱动能力的驱动电路来保证时钟的质量,从而减少时钟和数据的抖动,但这同时也产生了巨大的功耗。如何在保证数据质量的同时做到较低的功耗是CDR电路的研究热点。针对低抖动和低功耗这两点需求,本文围绕CDR电路的电路架构,输入数据的调制码类型和采样方式做了调查和分析,在45nm SOI CMOS工艺下设计并实现了一款数据速率为56Gb/s的波特率采样的高速CDR电路芯片。该芯片在实现了高数据速率的同时还具有较低的功耗,其整体面积为1200um*770um,恢复数据的峰峰值抖动为3.12ps,恢复时钟的峰峰值抖动为2.22ps,功耗为201m W。论文工作有:(1)采用连续时间线性均衡电路对输入的信号进行均衡,补偿了信号的高频损耗,提高了信号的完整性;采用串联和并联电感峰化技术,将模拟前端模块的带宽扩展至35.3GHz,满足56Gb/s数据率的传输要求。(2)采用四分之一速率的鉴相结构,降低了时钟逻辑链路的工作频率,降低了时钟驱动电路和时钟逻辑电路的功耗;采用波特率采样的采样方式,并用积分的方式去实现采样电路。对比过采样,波特率采样减少了一半的时钟相位需求,在保证采样正确的同时,降低了CDR电路的面积和功耗。(3)根据设计的相位插值型CDR电路建立相应z域数学模型,并在Matlab软件上对数学模型进行环路特性仿真。通过仿真得到不同环路参数下的CDR环路指标,根据需求选取合适的环路参数。(4)根据设计需求,对整体CDR电路进行布局规划,定义CDR电路中的每个模块的指标和接口。完成每个模块的原理图和版图设计并完善CDR电路的整体版图,增加测试辅助电路。设计芯片焊盘布局和芯片整体电源线布局,并于2021年11月进行流片。

关键词：光通信时钟数据恢复电路高速率低抖动低功耗

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宽锁定范围时钟数据恢复电路的研究与设计

宽锁定范围时钟数据恢复电路的研究与设计

引用

作者：温朝晔华中科技大学

学位级别：硕士

自从步入信息时代，人们对通讯速度和通讯量的需求与日俱增，使得通讯技术成为当前科技发展的热点。由于串行链路具有速率快，传输距离长等优点，成为了当今高速传输网络中最主要的传输方式。时钟数据恢复电路（CDR）是串行链路中的一... 详细信息

自从步入信息时代，人们对通讯速度和通讯量的需求与日俱增，使得通讯技术成为当前科技发展的热点。由于串行链路具有速率快，传输距离长等优点，成为了当今高速传输网络中最主要的传输方式。时钟数据恢复电路（CDR）是串行链路中的一个重要组成部分，用来提取时钟和对数据进行再定时。而且，随着人们对通讯速度和通讯质量的要求的提高，CDR电路越来越成为制约通讯系统发展的重要部件，这也使得它成为科学家和工程师们的重要研究方向。本文将主要精力放在了宽锁定范围的CDR电路的研究上，首先介绍了国内外CDR研究的现状，论证了研究宽频率锁定范围CDR电路的意义和重要性。然后研究了几种类型的CDR电路，通过分析他们各自的工作原理确定了哪些结构适合于宽锁定范围的运用。接着针对已有的CDR结构进行改进，提出了一种新的拓展CDR锁定范围的手段。最后详细叙述了电路的设计过程，先从整体的系统设计入手，包括模式选择电路，环路滤波器的参数选择，新的鉴频器和鉴相器的提出；然后到晶体管级的设计，包括功耗的考虑和管子大小的选择。设计了一个可以工作在2～8Gbps的宽频率锁定范围的CDR电路，该电路运用了一个新的频带选择器，该选择器不需要借助外部参考时钟的帮助就可以选择适合的CDR频带，并且解决了上电之初电路不稳定的问题。结合可变工作模式的VCO和可在半速率和全速率两种模式下切换的鉴频器和鉴相器使得此CDR可以工作在四种工作模式下。利用MATLAB建模验证了这个结构的可行性，并且在SMIC180nm MixedSignal Low Leakage&RF1.2/1.8/3.3V （1P2M1P9M）工艺下，运用Hspice对电路进行了设计与仿真。

关键词：时钟数据恢复电路光纤通信宽锁定范围频带选择器

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用于高速HDMI接口的相位插值型时钟数据恢复电路研究

用于高速HDMI接口的相位插值型时钟数据恢复电路研究

引用

作者：徐惠西安电子科技大学

学位级别：硕士

随着物联网技术的快速发展,现代社会对高速通信的需求日益增长,高速串行通信技术,即串行解串器（Serializer-Deserializer,Ser Des）因其强大的数据传输能力得到了广泛应用,成为目前主流的通信手段。时钟数据恢复电路（Clock and Data R... 详细信息

随着物联网技术的快速发展,现代社会对高速通信的需求日益增长,高速串行通信技术,即串行解串器（Serializer-Deserializer,Ser Des）因其强大的数据传输能力得到了广泛应用,成为目前主流的通信手段。时钟数据恢复电路（Clock and Data Recovery,CDR）是Ser Des系统中最关键的模块之一,它的作用是在接收端从高速输入数据中恢复出时钟信号,对输入数据进行重新采样。CDR电路的性能直接决定了恢复出来的时钟和数据的质量,进而影响到整个Ser Des系统的性能。本文基于TSMC12nm工艺,采用自上而下的设计方法,设计了一种应用于高清多媒体接口的相位插值型CDR电路。首先确定CDR的结构,在对各种类型的CDR电路的结构、性能以及优缺点进行对比的基础上,采用抖动抑制能力强、频差追踪范围大、受PVT变化影响小、可实现多通道共享时钟的相位插值型CDR。然后利用Simulink对CDR电路进行建模,通过建模分析CDR电路的结构组成和工作原理,仿真得出CDR环路关键参数,例如比例路径系数Kp和积分路径系数Ki对电路性能的影响。通过对CDR电路进行建模仿真,晶体管级电路的设计时间大大缩短。建模完成以后进行相位插值型CDR电路的具体设计和仿真验证。相位插值型CDR电路主要由采样模块、对齐和分接模块、相位检测模块、环路滤波器和相位插值器等模块组成。其中,相位检测模块采用非线性的bang-bang型Alexander鉴相器,只输出数据和时钟信号的相位差符号而不输出相位差大小。环路滤波器采用二阶数字滤波器,包括比例路径和积分路径两条支路,具有一定的频差追踪能力。相位插值器采用基于反相器的结构,并在此基础上加入谐波抑制滤波器加以改进,大大提高了相位插值器的线性度。最后对整体CDR电路进行前仿、版图设计以及后仿验证,确保电路性能达到要求。本文实现的相位插值型CDR电路的版图面积为120*65μm2。利用AMS混合仿真器对电路进行仿真验证。后仿结果表明,在各个工艺角下,当电源电压为0.8V、输入数据速率为6Gbps、时钟频率为6GHz时,CDR恢复出来的时钟信号的抖动最大为10.6ps,功耗最大为15mW,符合HDMI协议要求。

关键词：串行解串器时钟数据恢复电路相位插值器高清多媒体接口

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40Gb/s半速率时钟数据恢复电路设计

40Gb/s半速率时钟数据恢复电路设计

引用

作者：黄强东南大学

学位级别：硕士

随着通信技术的飞速发展，传统的并行通信技术已无法满足越来越高的信息传输速率。串行通信SerDes技术传输速率高、抗干扰能力强、成本低廉，正成为如今高速电路接口的主流技术。SerDes传输系统由发射机、传输媒介和接收机三个部分组成... 详细信息

随着通信技术的飞速发展，传统的并行通信技术已无法满足越来越高的信息传输速率。串行通信SerDes技术传输速率高、抗干扰能力强、成本低廉，正成为如今高速电路接口的主流技术。SerDes传输系统由发射机、传输媒介和接收机三个部分组成。时钟数据恢复电路(CDR)是接收机中的一个重要电路，其主要功能是从接收到的高速数据信号中恢复出同步时钟，并利用该时钟对接收到的信号进行重定时，从而完成数据恢复的功能。\n 本文采用TSMC65nm LP CMOS工艺，设计了40Gb/s半速率时钟数据恢复电路，其主要由半速率Bang-Bang型鉴相器、电压电流转化器、环路滤波器、20GHz正交LC压控振荡器、缓冲电路等构成。其中，半速率Bang-Bang型鉴相器采用三点采样的结构，并且利用锁存器对采样数据进行对齐，提高鉴相器的性能。将半速率Bang-Bang型鉴相器和电压电流转化器设计在一起，用电流传递代替电压传递来提高电路的工作速率。本文对20GHz时的电感和可变电容进行仿真，发现在20GHz时，可变电容的Q值比电感的Q值小的多，并且与其电容值和版图结构有关。\n 本文针对该结果对谐振电路进行优化，完成了20GHz正交LC压控振荡器的设计。正交LC压控振荡器到半速率Bang-Bang型鉴相器间的缓冲采用并联电感峰化技术来提高正交时钟信号的摆幅。Bang-Bang型时钟数据恢复电路与线性时钟数据恢复电路相比，工作速率更高，但是由于其非线性，环路参数的设计不能依据传统的锁相环线性理论。本次设计利用Matlab Simulink仿真工具对环路进行仿真，确定了环路参数。\n 正交LC压控振荡器是时钟数据恢复电路中的一个重要电路模块，其性能对时钟数据恢复电路影响很大。本次设计的20GHz正交LC压控振荡器已单独流片，芯片面积为0.365×0.490mm2，核心电路功耗约为12mW，在1MHz频偏处的相噪小于-103.6dBc/Hz。整个时钟数据恢复电路的芯片面积为:0.870×0.800mm2，后仿真表明其可以正确恢复出时钟并完成数据的1∶2分接，其中时钟抖动为0.017UI，分接出来的两路数据抖动为0.051UI和0.096UI，符合系统指标。

关键词：接收机时钟数据恢复电路电路设计

来源：评论

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高速串行接口时钟数据恢复电路设计

高速串行接口时钟数据恢复电路设计

引用

作者：王锋电子科技大学

学位级别：硕士

信息化社会的到来给数据传输接口提出了新的挑战,高速的信息交流必然要求传输接口在短时间内进行大量的数据交换。传统的并行接口随着数据率的不断提高,暴露出了一些显著的缺点,传输同步时钟不仅需要占用额外的信道资源而且各路高速数... 详细信息

信息化社会的到来给数据传输接口提出了新的挑战,高速的信息交流必然要求传输接口在短时间内进行大量的数据交换。传统的并行接口随着数据率的不断提高,暴露出了一些显著的缺点,传输同步时钟不仅需要占用额外的信道资源而且各路高速数据之间还会产生严重的串扰。在这种情况下,串行接口脱颖而出,一举解决了时钟歪斜以及信号串扰等多项问题。但是,当数据率高到无法忽视接口本身的寄生参数带来的影响时,串行接口传输速度也达到了瓶颈。在接口内部加入时钟数据恢复电路对输入数据进行预处理的高速串行接口逐渐取代普通串行接口成为新时代的主流,例如目前使用最多的USB和PCI-E接口。本文采用GF0.18μm ULL CMOS工艺设计了一款适用于高速串行接口的时钟数据恢复电路。基于锁相环(Phase Lock Loop,PLL)的双环路时钟数据恢复电路不仅无需额外的参考时钟,降低了高速串行接口的使用成本,而且双环路结构还有效的解决了相位噪声和锁定速度相矛盾的问题。工作在双边沿采样模式下的半速率鉴相器能够准确识别半速率时钟与输入数据之间的相位差,降低了整体电路的工作频率,大幅度减小了电路的功耗。半速率数字自动调相式鉴频器能够及时捕捉本地时钟与输入数据的频率差,增大了整个环路的频率捕获范围。四级差分环形压控振荡器不仅具有集成度高、频率调节范围大等优点,而且可以直接提供鉴频器所需要的四路相位差为45°的时钟信号。电荷泵设计采用全差分结构,配合差分压控振荡器和三阶无源环路滤波器可以很好的抑制环境噪声对恢复数据的影响。整体电路设计分为Simulink建模、噪声分析以及晶体管级电路设计三个阶段。其中,Simulink建模阶段通过对环路和各模块进行系统级建模分析,得到合适的环路参数;噪声分析阶段主要基于Leeson模型和Razavi模型从理论的角度分析噪声来源,指导电路设计;晶体管级电路设计阶段则使用Virtuoso、Spectre等EDA工具进行电路原理图、版图的设计和仿真。仿真结果显示,在1.8V供电条件下,电路最高可以稳定的恢复出2.5Gbps伪随机数据和1.25GHz本地采样时钟。输出数据的抖动大约23ps,输出时钟的相位噪声为-112.3dBc/Hz@1MHz。整体电路功耗约为158mW,版图面积为460μm×530μm。

关键词：高速串行接口时钟数据恢复电路 Simulink 噪声

来源：评论

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3.125Gb/s低功耗时钟数据恢复电路的设计

3.125Gb/s低功耗时钟数据恢复电路的设计

引用

作者：刘彩涛东南大学

学位级别：硕士

随着通信技术的不断发展，串行通信已经逐步取代并行通信成为主流，SerDes技术在串行通信中得到了广泛的应用。时钟数据恢复电路是SerDes接收机中的重要组成单元，它的功能是从接收到的数据中提取出时钟信号，并利用该时钟对数据进行重... 详细信息

随着通信技术的不断发展，串行通信已经逐步取代并行通信成为主流，SerDes技术在串行通信中得到了广泛的应用。时钟数据恢复电路是SerDes接收机中的重要组成单元，它的功能是从接收到的数据中提取出时钟信号，并利用该时钟对数据进行重定时，从而恢复出数据。时钟数据恢复电路的低功耗设计是各研究机构的一个重要研究内容之一。　　本文采用TSMC0.18μm CMOS工艺设计了3.125Gb/s低功耗时钟数据恢复电路。本设计采用基于锁相环的结构，主要包括鉴相器、电荷泵、环路滤波器、压控振荡器等。为了降低功耗，采用半速率结构，降低压控振荡器的工作频率。同时，通过对传统鉴相器的结构进行改进，本次设计的鉴相器还能实现数据的1∶2分接功能，减小了后续电路的设计压力。鉴相器中的锁存器采用CMOS逻辑。电荷泵采用增益增强技术，降低充放电电流失配。压控振荡器采用三级环形结构，并且增加了粗调端，以保证其在各个工艺角下都可以满足要求。鉴相器采用线性结构，可以使压控振荡器控制电压上的波动较小，减小抖动。　　本次设计的时钟数据恢复电路版图面积0.363×0.475mm2，电源电压1.8V，电路总功耗约为32mW。后仿真结果显示本次设计的时钟数据恢复电路能够实现时钟数据恢复的功能，同时还可以正确实现数据的1∶2分接。恢复出的时钟抖动为23.798ps，即0.037UI。两路数据抖动分别为23.828ps和23.953ps，都近似为0.037UI，满足设计要求。

关键词：时钟数据恢复电路工艺设计锁相环半速率结构时钟信号

来源：评论

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高速SerDes中时钟数据恢复电路关键技术研究

高速SerDes中时钟数据恢复电路关键技术研究

引用

作者：王晓鹏电子科技大学

学位级别：硕士

随着互联网信息技术的高速发展,数据信息传递的速度和质量的要求也越来越高。目前大规模集成电路的发展使得数据的超高速传输逐渐变为现实,这其中高速串行传输技术即SerDes接口技术应运而生,因其自身显著的优点慢慢取代了原来的并行传... 详细信息

随着互联网信息技术的高速发展,数据信息传递的速度和质量的要求也越来越高。目前大规模集成电路的发展使得数据的超高速传输逐渐变为现实,这其中高速串行传输技术即SerDes接口技术应运而生,因其自身显著的优点慢慢取代了原来的并行传输技术,成为当今传输技术的主流。高速SerDes系统接收端中的时钟数据恢复电路是整个接收机电路中的关键模块,承担着从经过信道后的信号中恢复出原有数据的作用。本文通过采用GF180nm工艺设计了一款应用于高速SerDes系统中的时钟数据恢复电路。电路采用了基于锁相环型的电路结构,该种结构具有更为优异的抖动抑制性能;同时为了降低电路的整体功耗,达到低功耗的设计要求,本次设计将原有的双环路结构设计成鉴频器和鉴相器合二为一的单环路结构,单环路结构不仅能大大降低电路的整体功耗和面积同时还能避免双环路中鉴频环路和鉴相环路互相干扰的缺点。此外为了达到更好的抖动性能,本文采用了相噪性能更好的LC负阻振荡器作为时钟生成模块,并且利用多组权位电容的方式来实现在较低的压控振荡器增益情况下得到较宽的输出频率范围,从而克服了单环路结构中环路锁定时间长的缺点并且避免了可能出现的失锁的风险。同时为了防止外部电源对整体电路性能的影响,本文为时钟数据恢复电路单独设计了一个低压差线性稳压器。该电路具有低噪声和高电源抑制比的特点。本文设计的时钟数据恢复电路工作在1.8V的电源电压下,且能稳定恢复出3Gbps的数据信号和1.5GHz的时钟信号。整体电路的功耗为24mW,版图面积为918μm × 452μm。恢复出的数据的峰峰值抖动约为llps,时钟的相噪为-119dBc@1MHz。低压差线性稳压器完成5V到1.8V的电压转换,电源抑制比在1kHz处为-77dB,且在10kHz处点噪声为77nV/Hz1/2。

关键词：高速SerDes 时钟数据恢复电路低压差线性稳压器

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